基于fpga的单精度浮点数乘法器设计

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1、原创性声明郑重声明此篇题为《基于FPGA的单精度浮点数乘法器设计》的论文是作者在导师的指导下于武汉大学攻读硕士学位期间进行研究工作所取得的成果。根据作者所知论文屮除了参考文献列举的地方外不包含其他人已经发表或撰写过的研究成果。本声明的一切法律结果由木文作者承担。作者签名旷捷毛雪莹彭俊淇导师签名黄启俊常胜撰写日期二零一零年三月十八日基于FPGA的单精度浮点数乘法器设计作者旷捷毛雪莹彭俊淇导师黄启俊常胜武汉大学物理科学与技术学院武汉430072摘要本文设计了一个基于FPGA的单精度浮点数乘法器。乘法器为五级流水线结构。设计中采用了改进的带偏移量的冗余Booth3算法和跳跃式

2、Wallace树型结构减少了部分积的数目缩短了部分积累加的耗时提出了对尾数定点乘法运算中Wallace树产生的2个伪和采用部分相加的处理方式有效地提高了的运算速度并口加入了对特殊值的处理模块完善了乘法器的功能。单精度浮点数乘法器在AlteraDE2开发板上进行了验证其在CycloneIIEP2C35F672C6器件上的最高工作频率达到212.13MHzo关键词改进的带偏移量的冗余Booth3算法跳跃式Wallace树单精度浮点数乘法器FPGAAnFPGAImplementationofSinglePrecisionFloating-pointMultiplierAuth

3、or:KUANGJieMAOXueyingPENGJunqiTutor:HUANGQijunCHANGShengDepartmentofPhysicsScienceandTechnologyWuhanUniversityWuhan430072AbstractAnFPGAimplementationofsingleprecisionfloating-pointmultiplierisintroducedinthisthesis.WiththeusageofmodifiedredundantBooth3withbiasandleapfrogWallacetreeandthe

4、applicationofpartialadditioninfixed-pointmultiplicationtheefficiencyofthe5-stagemultiplierispromoted.Moreoveramoduledealingwithspecialvaluesisintroducedtoperfectthefunctionofthemultiplier.TheverificationofthemultiplierisaccomplishedonAlteraDE2andtheFmaxonCycloneIIEP2C35F672C6reaches212.1

5、3MHz.Keywords:modifiedredundantBooth3withbiasleapfrogWallacetreesingleprecisionfloating-pointmultiplierFPGA随着数字信号处理技术的不断发展人们对数据的精确性和处理的实时性的要求Fl益提高浮点数逐渐取代定点数成为应用最广的数据格式。如何实现高速的浮点数算法己成为了人们关心的热点问题。传统的利用DSP实现浮点算法的方案由于DSP串行执行指令的工作方式在速度上已逐渐难以满足应用的要求。FPGA作为具有并行处理结构的器件具有大量逻辑单元、嵌入式存储资源以及DSP处理单元具备

6、了作为系统核心的条件。因此利用FPGA实现浮点数算法成为了数字信号处理技术发展的一个新的趋势。作为最常用的基木运算之一浮点数乘法引起了人们的较多关注。乘法算法从基木迭代算法和并行相加算法发展到了Booth算法与Wallace树型结构的结合关键在于部分积数目的减少和部分积相加效率的提咼。但是目前应用频率最咼的Booth2算法基4・Booth算法和传统Wallace树型结构1存在如下缺点Booth2算法仅能将N位定点乘法的部分积数目从N减少至约N/2传统的Wallace树型结构会由于各条路径输入信号到达时间不一致而引起不必要的延时。釆用Booth2算法和传统Wallace树

7、型结构的文献1在CycloneIIEP2C35F672C8器件上完成自定义26位浮点数乘法运算需要67.579ns文献2的设计在5个时钟周期内完成单精度浮点数乘法运算但是采用CycloneEP1C6Q240C8器件仅能在80MHz时钟下稳定运行难以满足数字信号处理技术在运算速度上日益提高的需求。文献3・5在Booth2算法和传统Wallace树型结构上作出改进文献3提出带偏移量的冗余Booth3算法能将N位定点乘法的部分积数冃减至约N/3取得比Booth2算法更高的运算效率文献4和5将跳跃式Wallace树型结构引入乘法器电路以解决传统W