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1、第31卷第9期电子工程师Vo.l31No.92005年9月ELECTRONICENGINEERSep.2005数字式抢答器的设计与实现刘开绪(大庆师范学院,黑龙江省大庆市163712)【摘要】介绍一种数字式抢答器的设计方案,其电路结构简单,单元电路通过原理图设计,由VHDL语言设计完成,利用EDA(电子设计自动化)工具软件编译仿真验证,并利用CPLD(复杂可编程逻辑器件)实现系统功能,非常适用于多种竞赛场合。关键词:抢答器,VHDL,EDA,仿真,CPLD中图分类号:TP29f)倒计时电
2、路显示设定的抢答倒计时时间。某0引言组抢答有效时,则显示对应的倒计时时刻。抢答器在竞赛中有很大用处,它能准确、公正、直根据以上设计思路确定系统框图如图1所示。观地判断出第1抢答者。通过抢答器的指示灯显示、数码显示和警示蜂鸣等手段指示出第1抢答者。本文介绍一种数字式抢答器的设计方案,其电路结构简单,单元电路分别通过原理图设计、由VHDL语言设计完成,利用EDA(电子设计自动化)工具软件编译仿真验证,并利用CPLD(复杂可编程逻辑器件)实现系统功能,非常适用于多种竞赛场合。图1抢答器框图1设计思路和系统结构2原理分析设计思路如下:a)设计制作一个
3、竞赛抢答器,每组受控于一个抢图2所示为控制主电路原理图。答开关,若设有8个组别,则分别为S1,S2,,S8,低第1信号鉴别电路是抢答器的关键电路,其任务电平表示抢答有效。是鉴别并锁存第1抢答者的信号。图2选用4D触发b)设置主持人控制键Rese,t用于控制整个系统器74175以及与非门构成一个8组输入的鉴别电路。清零和抢答有效控制。按下复位键时,RESET=0,系Reset低电平有效对系统实现清零。当RESET=1,表统清零;抬起复位键时,RESET=1,抢答开始。明系统抢答有效准备就绪,无人抢答时,使Q为0,Qc)系统具有第1抢答信号鉴别和锁存功能
4、。在为1,这时NUM0~NUM7对应连接的LED不亮,接于主持人将系统复位并使抢答有效开始后,第1抢答者Speak端的蜂鸣器不发声;若某组按下抢答开关(对应输入0电平),则相应的D触发器输出翻转为1,使输按下抢答按钮,对应的输入引脚接低电位0,电路应记忆下第1抢答者的组别,并封锁其他各组的按钮,即其出端NUM0~NUM7对应连接的LED点亮,并使8输他任何一组按键都不会使电路响应。入端与非门输出为1,蜂鸣器发出蜂鸣声,表明已经有抢答者抢答成功;8输入端与非门输出为1,经2输入d)系统以两种方式指示第1抢答者:一是通过对应的输出引脚点亮LED(发光二极管)
5、,编译码电路数与非门后输出0,封锁了CLK输入到2输入与非门的时钟脉冲,2输入与非门的输出为高电平1,使其他组字显示组别号;二是在第1抢答者产生时,蜂鸣器警别的抢答开关被封锁而变为无效,完成有效抢答组别示。的锁存。e)设置违规电路单元,当抢答者在主持人按下复图2中SEG7B2为组别编译码电路,完成抢答有位清零按钮之前就已经按下按住抢答按钮时,则给出效组别所对应的显示数码显示。因抢答组别的各种输违规信号为高电平。入状态无优先权,因而采用选择信号的赋值语句实现收稿日期:20050430;修回日期:20050704。该功能。69电子技术应用电子
6、工程师2005年9月图2抢答器控制主电路原理其VHDL源程序如下:ENTITYwgISLIBRARYieee;PORT(RESET:INstd_logic;Useieee.std_logic_1164.al;lS1,S2,S3,S4,S5,S6,S7,S8:INstd_logic;Useieee.std_logic_unsigned.al;ly:OUTstd_logic_VECTOR(1DOWNTO0));ENTITYSEG7b2ISENDwg;PORT(num:INstd_logic_vector(7downto0);ARCHITE
7、CTUREaOFwgISled:OUTstd_logic_vector(6downto0));SIGNALTEMP1:STD_LOGIC;ENDSEG7b2;SIGNALTEMP2:STD_LOGIC_VECTOR(1DOWNTO0);ARCHITECTUREaOFSEG7b2ISBEGINBEGINTEMP2<=RESET&TEMP1;WITHNUMSELECTTEMP1<=S1ORS2ORS3ORS4ORS5ORS6ORS7ORled<="0110000"when"00000001",//显示1;S8;"1101101"when"00
8、000010",//显示2;WITHTEMP2SELECT"1111001
