vhdl数字时钟设计

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1、一、题目分析1、功能介绍（1）具有时、分、秒计数显示功能，以24小时循环计时。（2）时钟计数显示时有LED灯的花样显示。（3）具有调节小时、分钟及清零的功能。（4）具有整点报时功能。2、总体方框图数字时钟控制单元使能端信号输出信号复位信号LED显示“花样”显示‘CLK信号3、性能指标及功能设计1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我

2、们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。93）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。4）蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生“滴答.滴答”的报警声音。5）LED灯在时钟显示时有花样显示信号产生。即根据进位情况，LED不停的闪烁，从而产生“花样”信号。二、选择方案1、方案选择方案一：根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一

3、个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用24进制，而分钟均是采用6进制和10进制的组合。方案二：根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用24进制，而分钟和秒均60进制。终上所述，考虑到试验时的简单性，故我选择了方案二。三、细化框图根据自顶向下的方法以及各功能模块的的功能实现上述设计方案应系统细化框图：9

4、数字时钟控制单元时调整分调整使能端信号CLK信号时显示分显示秒显示24进制60进制60进制LED显示整点报时花样显示四、编写程序、仿真和分析1、秒计数器1）VHDL语言描述程序见附录2）秒计数器的仿真波形图3）波形分析9利用60进制计数器完成00到59的循环计数功能，当秒计数至59时，再来一个时钟脉冲则产生进位输出，即enmin=1；reset作为复位信号低电平有效，即高电平时正常循环计数，低电平清零。因为这种60进制的VHDL语言是很好写的，它并不复杂，再说我们必须要学会这些基本的硬件语言的描写。2、分钟计数器1）VHDL语言描述程序见附录2）分钟计数器的

5、仿真波形图3）波形分析小时计数模块利用10进制计数器，通过分钟的进位信号的输入可实现从00到59的循环计数。3、小时计数器1）VHDL语言描述程序见附录2）小时计数器的仿真波形图3）波形分析小时计数模块利用24进制计数器，通过分钟的进位信号的输入可实现从00到23的循环计数。4、整点报时报警模块1）VHDL语言描述程序见附录2）整点报时模块仿真波形图91）波形分析由图知对于整点报时模块，当分钟计数至59时来一个时钟脉冲则产生一个进位信号，分钟计数到00，此时产生报警信号持续一分钟。当有时钟脉冲时lamp显示灯就闪烁轮续点亮。五、全系统联调1、数字时钟系统原理

6、图2、数字时钟系统波形图仿真9六、结论通过本次课程设计，我学习到了很多，也收获了很多。总结如下： 一、我对单片机的理论知识有了进一步的掌握，对单片机的原理和实际应用有了更多地理解和掌握。 二、我对单片机的C语言编程有了更深刻的认识和更扎实的掌握，我们不断修改，不断尝试，对源代码各个模块的函数都有了一个非常深入的掌握。 三、理论与实践相结合才能更好的理解和掌握所学的知识。七、课程总结通过本次设计，让我很好的锻炼了理论联系实际，与具体项目、课题相结合开发、设计产品的能力。既让我们懂得了怎样把理论应用于实际，又让我们懂得了在实践中遇到的问题怎样用理论去解决。 9在

7、本次设计中，我们还需要大量的以前没有学到过的知识，于是图书馆和INTERNET成了我们很好的助手。在查阅资料的过程中，我们要判断优劣、取舍相关知识，不知不觉中我们查阅资料的能力也得到了很好的锻炼。我们学习的知识是有限的，在以后的工作中我们肯定会遇到许多未知的领域，这方面的能力便会使我们受益非浅。 在设计过程中，总是遇到这样或那样的问题。有时发现一个问题的时候，需要做大量的工作，花大量的时间才能解决。自然而然，我的耐心便在其中建立起来了。为以后的工作积累了经验，增强了信心八、附录（源程序）1、小时计数器VHDL语言源程序（底层文件）LIBRARYIEEE;us

8、eIEEE.STD_LOGIC_1164.ALL;U