数字时钟的VHDL设计.doc

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1、..数字系统设计与硬件描述语言期末考试作业题目：数字时钟的VHDL设计学院：信息学院专业：物联网工程学号：3011204286姓名：赵洋2013-11-06优质范文..一、选题设计描述1.功能介绍设计一台能显示时、分、秒的数字钟。由时钟信号经分频产生秒脉冲；计时计数器用24进制计时电路；可手动校时，能分别进行时、分的校正；具有整点报时功能。2.算法简介设计原理时显示器秒显示器分显示器时译码器秒译码器分译码器报时时计数器分计数器秒计数器校时电路1HZ分频器振荡器图1数字钟的系统框图该系统由振荡器、分频器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电

2、路等组成。振荡器和分频器产生整个系统的时基信号，它直接决定计时系统的精度。“秒计数器”采用六十进制计数器，每累计60秒向“分计数器”进位；“分计数器”采用六十进制计数器，每累计60分向“时计数器”进位；“时计数器”采用二十四进制计数器，按照“24翻1”规律计数。“时、分、秒”计数器的输出经译码器送显示器显示。校时电路用来当计时出现误差时对“时、分、秒”进行校对调整。优质范文..设计过程1.设计思路时钟脉冲信号作为数字钟的时间基准，再经分频器输出标准秒脉冲。秒计数器计满60后向分计数器进位，分计数器计满60后向小时计数器进位，小时计数器是计满24后，系统自动复位

3、重新开始计数。计数器的输出经译码电路后送到显示器显示。可以用校时电路进行校时。2.数字钟的设计方案数字钟的设计包括编码模块、分频模块、秒计时模块、分计时模块、小时计时模块和报时模块。该数字钟可以实现3个功能：计时功能、报时功能和设置时间功能。2.1.编码模块编码模块主要是对时（sethour）、分（setmin）、秒（setsec）的设置输入。2.2.分频模块在数字钟的设计中，外部输入时钟信号clk1的频率为8hz，其分频后的频率为clk，使其分频结果为1hz，用来提供给秒计时模块、分计时模块、小时计时模块。2.3.秒计时模块将“秒计时脉冲”clk接信号源单元

4、的1HZ脉冲信号，此时秒显示将从00计时到59，然后回到00，重新计时。在秒位进行计时的过程中。秒计时器是由一个60进制的计数器构成的，具有置数和计数功能。其中rst为置数信号，当rst为1时，秒计时器置数。clk为驱动秒计时器的时钟，sec1、sec0为秒计时器的高位和低位输出。2.4.分计时模块分计时电路：将“分计时脉冲”clk接信号源单元的1HZ脉冲信号，此时分显示将从00计时到59，然后回到00，重新计时。在分位进行计时的过程中。分计时器是由一个60进制的计数器构成的，具有置数和计数功能。其中rst为置数信号，当rst为1时，分计时器置数。min1、m

5、in0为分计时器的高位和低位输出。2.5.小时计时模块将“小时计时脉冲”clk接信号源单元的1HZ脉冲信号，此时小时显示将从00计时到24，然后回到00，重新计时。时计时器是由一个24进制的计数器构成的，具有置数和计数功能。其中的rst为置数信号，当rst为1时，时计时器置数。hr1、hr0为时计时器的高位和低位输出。3.2.6,报时模块当分位到59时，秒位计到51秒、53秒、55秒、57秒、59秒时报时一次，而后小时位加1。一、程序源代码及说明源程序数字钟整体程序整个程序分为五个部分，分别为分频部分、校时部分、秒部分、分部分、小时部分。优质范文..VHDL程

6、序如下：libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entityclock_24isPort(clk1:inSTD_LOGIC;--时钟rst:inSTD_LOGIC;--复位，高有效sethr:inSTD_LOGIC;--小时设置，增加1setmin:inSTD_LOGIC;--分钟设置setsec:inSTD_LOGIC;--秒设置hr0:outSTD_LOGIC_VECTOR(3downto0);--小时

7、个位hr1:outSTD_LOGIC_VECTOR(3downto0);--小时十位min0:outSTD_LOGIC_VECTOR(3downto0);--分钟个位min1:outSTD_LOGIC_VECTOR(3downto0);--分钟十位sec0:outSTD_LOGIC_VECTOR(3downto0);--秒个位sec1:outSTD_LOGIC_VECTOR(3downto0);--秒十位speak:outSTD_LOGIC--报时输出);endclock_24;architecturertlofclock_24issignalco_sec0:

8、STD_LOGIC;--秒个位计数溢出