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1、网络、通信与多媒体多通道同步高速数据采集系统及其Windows程序设计中国科技大学(合肥230027) 杨俊峰 何浩 武杰 摘 要 文章介绍了一个最高采样率为100MSPS,采样精度为8bit,基于PCl总线和计算机并口的八通道同步高速数据采集系统的设计,并详细介绍了在Windows98下如何利用WinDriver设计同时对多路PCI插卡进行控制的程序。 关键词 高速A/D转换 PCI接口 并口 WinDriver 设备驱动程序了同步性能良好的八路采样时钟和触发信号,从而1 概述保证了数据采集卡采集到的数据具有良好的同步性在现代雷达
2、系统中,往往产生宽带信号或者上能。时钟触发分配器的输出时钟由可编程时钟芯片升沿比较陡的信号。对此类信号进行数字处理需要SY89429产生,它的输出频率可以在25MHz和400高速的A/D转换系统。同时,又要求多路的数据采MHz之间以1MHz为步长连续调解。在系统使用集卡具有良好的同步性,以完成如测距、定向等功的时候,实际上用到的输出时钟范围为25M～100能。本文所介绍的系统正是针对这些要求而开发出MHz。89429产生的时钟通过一片MC100E1111∶9来的。差分时钟驱动器产生最大时间晃动tskew为50ps的9路高质量PECL差分
3、时钟,其中8路时钟作为A/2 系统结构D卡的输入时钟,1路时钟被转化为TTL时钟后用系统的结构框图如图1所示。于同步触发信号,以避免触发信号位于时钟边缘而整个系统由一个八通道100MHz时钟/触发分造成的8路A/D卡不同时触发的情况。时钟/触发配器和八块高速A/D卡构成。分配器提供两种触发方式:分别是用软件产生一个时钟/触发分配器为八路高速数据采集卡提供触发信号(内触发)以及外接触发信号。触发信号经首先被丢弃,以缓解网络拥塞的情况,这被称为隐性下一步,我们将在实际的工业环境中进行实验质量降级。为了尽量减少网络控制在控制模型所造性的推广,
4、并就其中出现的问题做出进一步的改进。成的影响,我们可以通过分析网络通信情况,找出一参考文献个最大允许传输间隔时间常数τ,在制定控制算法时将τ的影响考虑进去,以获得最佳的网络控制效1CharlesAMirho,AndreTerrisse著,贺军、高胜友等译.果。Windows95通信编程.清华大学出版社,1998本文在分析传统智能仪表设备不足的基础上2DavidJKruglinski著,希望图书出版社译.VisualC++技,术内幕6.0,第五版.北京希望电子出版社,1999采用PC的RS2232C接口和KP数字调节仪的RS23 侯俊杰著
5、.深入浅出MFC,第二版.华中科技大学出版,442A接口通信为手段,以PC的图形用户界面为用2001户提供了一致的监控平台和实时的通信模块。由于4KP数字式程序调节仪———通信接口,2001在设计和实现中综合了Windows的多线程技术、异5GregoryCWalsh,HongYe.SchedulingofNetworked步I/O和基于事件I/O的优势,整个系统在实时ControlSystems.IEEEControlSystemMagazine,2001性、可靠性和用户界面上都较以往的系统有较大的6RezaSRaji.SmartNe
6、tworkedforControl.Systems/Con2提高。trol,IEEESpectrum,June,199456(568)中国自动化 http://www.automation.com.cn《电子技术》2002年第9期©1995-2003TsinghuaTongfangOpticalDiscCo.,Ltd.Allrightsreserved.图1 系统结构框图时钟同步后经一片MC10H645转化为8路同步的逻辑器件EPLD,用于完成PCI接口逻辑设计和触触发信号提供给后端的A/D卡。整个时钟/触发分发、锁存等功能。高速A/D
7、卡的最高采样速率为配器采用增强型并口(EPP)方式与计算机相连。通100MSPS,采样精度为8bit,卡上缓冲存储器长度过计算机并口可以向可编程器件EPLD中写入数为512kbit,可以通过PCI总线改变采集卡的各种据,从而实时地完成改变可编程时钟芯片89429的参数设置,如信号增益大小、基线位置、触发模式、锁输出时钟频率、产生软件触发、切换触发模式等功存数据长度等等,较好的满足了各种情况的要求。8能。路高速的A/D卡在8路同步的外接时钟和触发信系统的高速A/D卡是一种通用的高速A/D号控制下工作,较好地完成了整个系统的设计需要。卡。输
8、入信号在经过放大后,经过高速A/D转换芯整个系统建立在一个拥有10个PCI插槽的工控机片变换成为数字信号,并通过乒乓切换的方式被锁上,以保证其可靠运行。存在缓冲存储器中。当锁存数据量达到预先设定的3 系统软
