数字逻辑电路17793new

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1、主要内容5.31.引言2.VerilogHDL程序结构10.行为形式的设计元素Verilog硬件描述语言3.逻辑系统、网格、变量11.函数和任务和常量12.时间尺度4.向量和操作符13.模拟5.数组14.测试平台6.逻辑操作符和表达式15.综合7.编译器指令8.结构形式的设计元素9.数据流形式的设计元素2010年4月8日第5章硬件描述语言27编译器指令“编译预处理”是VerilogHDL编译系统的一个组成部分。编译预处理语句以西文符号“‵”开头，不是单引号“’”！7编译器指令在编译时，编译系统先

2、对编译预处理语句进行预处理，然后将处理结果和源程序一起进行编译。一、‵define语句1.‵define语句宏定义语句——用一个指定的标识符（即宏名）来代表一个文字2.‵include语句（即宏内容）。文字结尾没有分号。3.‵timescale语句(时间尺度介绍)格式‵define标识符文字[例]‵defineINina+inb+inc+ind宏展开——在编译预处理时将宏名替换为字符串的过程。2010年4月8日第5章硬件描述语言47编译器指令7编译器指令宏定义不是VerilogHDL语句，不

3、必在行末加分号！在进行宏定义时，可引用已定义的宏名，实现如果加了分号，会连分号一起置换！层层置换。[例]moduletest;[例]moduletest;rega,b,c;wireout;rega,bdb,c,d,e,outt;错误！‵defineaaa+b‵defineexpressiona+b+c+d;‵defineccc+‵aa//引用已定义的宏名‵aa来定义宏ccassignout=‵expression+e;assignout=‵cc;…………经过宏展开后，assign语句为:经过宏展

4、开后，assign语句为:assignout=a+b+c+d;+e;//出现语法错误！assignout=c+a+b;2010年4月8日第5章硬件描述语言52010年4月8日第5章硬件描述语言617编译器指令7编译器指令二、‵include语句使用‵include语句的好处文件包含语句——一个源文件可将另一个源文件的全避免程序设计人员的重复劳动！不必将源代码复部内容包含进来。将file2.v中全部内制到自己的另一源文件中，使源文件显得简洁。‵include“文件名”容复制插入到（1）可以将一些

5、常用的宏定义命令或任务（task）格式‵include“file2.v”命令出现的地方组成一个文件，然后用‵ildinclude语句将该文件包含到自己的另一源文件中，相当于将工业上的标file1.vfile2.vfile1.v准元件拿来使用。‵include“file2.v”（2）当某几个源文件经常需要被其他源文件调用时预处理后BB，则在其他源文件中用‵include语句将所需源文AA件包含进来。2010年4月8日第5章硬件描述语言72010年4月8日第5章硬件描述语言87编译器指令7编译器指令[

6、例]用‵include语句设计16位加法器一个‵include语句只能指定一个被包含的文件；若要包含n个文件，需用n个‵include语句。‵include“aaa.v”“bbb.v”//非法！‵include“aaa.v”‵include“bbb.v”//合法！改变被引用模块‵include语句可出现在源程序的任何地方。被包含的文件adder中的参数size若与包含文件不在同一子目录下，必须指明其路径！为my_size‵include“parts/count.v”//合法！adder模块201

7、0年4月8日第5章硬件描述语言位拼接92010年4月8日第5章硬件描述语言107编译器指令可将多个‵include语句写在一行；在该行中，只可8出现空格和注释行。并发语句‵include“aaa.v”‵include“bbb.v”//合法！电路设计和描述的三种不同形式：文件包含允许嵌套。1.实例语句file1.vfile2.vfile3.v2.连续赋值语句‵include“file2.v”‵include“file3.v”(不包含‵include命令)………………3.Always程序段……………

8、…………………2010年4月8日第5章硬件描述语言1128结构形式的设计元素8结构形式的设计元素每个并发语句和同一模块说明中的其他语句同时执行实例语句语法：组件名称实例标识符（端口关联在结构型形式的电路描述或设计中，各个门和其他组件都被表）实例化并利用网格时序彼此间的连接。component-nameinstance-identifier(expr,expr,…)是对一个逻辑原理图的基于语言的等效，或者只是一个网格component-nameinstance-