一种基于vhdl语言的全数字锁相环的实现new

一种基于vhdl语言的全数字锁相环的实现new

ID:34427149

大小:302.14 KB

页数:3页

时间:2019-03-06

一种基于vhdl语言的全数字锁相环的实现new_第1页
一种基于vhdl语言的全数字锁相环的实现new_第2页
一种基于vhdl语言的全数字锁相环的实现new_第3页
资源描述:

《一种基于vhdl语言的全数字锁相环的实现new》由会员上传分享,免费在线阅读,更多相关内容在教育资源-天天文库

1、集成电路应用ApplicationofIntegratedCircuits一种基于VHDL语言的全数字锁相环的实现112范寒柏,陶杰,王欣(1.华北电力大学电力学院,河北保定071003;2.河北大学电信学院,河北保定071003)摘要:介绍一种基于VHDL语言的全数字锁相环实现方法,并用这种方法在FPGA中实现了全数字锁相环,作为信号解调的位同步模块。关键词:VHDL;全数字锁相环;位同步;FPGA中图分类号:TN79文献标识码:ARealizationofall-digitalPLLbasedonVHDL1,TAOJie1,WANGXin2FANHanB

2、ai(1.NorthChinaElectricPowerUniversity,Baoding071003,China;2.CollegeofElectronic&InformationEngineering,HebeiUniversity,Baoding071003,China)Abstract:Animplementationmethodofdigitalphase-lockedloopbasedonVHDLwasintroduceddeeplyinthispa-per.Andaccordingtothismethodwecompletedthedigit

3、alphase-lockedloopinFPGAasourbitsynchronizationmoduleofsignaldemodulation.Keywords:VHDL;digitalphaselockedloop;bit-synchronization;FPGA随着集成电路技术的不断进步,数字化应用逐渐1数字锁相环的结构及工作原理普及,在数字通信、电力系统自动化等方面越来越多如图1所示,数字锁相环主要由鉴相器、K变模可地运用了数字锁相环。它的好处在于免去了模拟器逆计数器、脉冲加减器、N分频器构成。件的繁琐,而且成本低、易实现、省资源。本文综合以鉴相器

4、其实就是一个异或门,它将输入信号Din与上考虑,在一片FPGA中以QuartusII为平台用VHDL位同步脉冲输出信号Dout相异或,比较它们之间的相实现了一个全数字锁相环功能模块,构成了片内锁位差,并输出相位误差信号作为K变模可逆计数器的计相环。数方向的控制信号CS。当环路锁定时,这个控制信号为数字锁相环是一种相位反馈控制系统。在数字锁占空比是50%的方波。相环中,由于误差控制信号是离散的数字信号而不是K变模可逆计数器根据相差信号CS的变化,向不模拟信号,与之相对应,受控的输出相位的改变是离散同的方向计数。当CS为逻辑“1”时,计数器向下计数,的而不是连续

5、的;此外,环路组成的部件也全由数字电如果计到0,则输出一个借位脉冲给脉冲加减器;当CS路实现,故名“数字锁相环”[1]。常用的数字锁相环原理为逻辑“0”时,计数器向上计数,如果计到模值,则输出如图1所示。一个进位脉冲给脉冲加减器。脉冲加减器是根据K变模可逆计数器输出的进位、K模输入进位脉冲借位脉冲来不断地对本地时钟进行调整。当有进位脉冲信号输入K变模可逆借鉴相器计数器位时,脉冲加减器就在本地时钟上加入一个周期的时钟信相位误差信号脉号;当有借位脉冲时,脉冲加减器就在本地时钟上扣除冲一个周期的时钟信号。如此反复不断地对本地时钟进行脉冲形成N分频器脉冲加减器调整,

6、最终达到准确确定出输入信号时钟的目的,从而位同步信号输出实现位同步[2]。图1数字锁相环原理框图N分频器是将脉冲加减器输出的经过调整以后的《电子技术应用》2009年第4期63集成电路应用ApplicationofIntegratedCircuits时钟信号进行分频,以减小同步误差。N值越大得到的elsecarry<=′0′;count1<=count1+1;同步误差越小。endif;2数字锁相环各部分的VHDL实现endif;ifse=′1′thencount1<=″00000000000000000″;K变模可逆计数器根据预设模值Kmode来设置对if(c

7、ount2>″00000000000000000″)thenborrow应的模值寄存器的值,也即当预设模值范围在0~15变化时,与之相对应的015<=′0′;count2<=count2-1;Ktop的变化范围为2~2。模值elseborrow<=′1′;count2<=ktop;的大小直接决定了数字锁相环锁定时间的长短,模值endif;越大锁定时间越长,反之越小。但锁定时间越长,锁定endif;时的相位误差越小,反之越大。这部分的VHDL设计程endif;序[3]如下:endprocesscom1;libraryieee;endbehav;useieee.

8、std_logic_1164.all;有了K变模可逆

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。