基于fpga的嵌入式系统设计第1章new

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1、EmbeddedSystemDesignBasedonFPGA基于FPGA的嵌入式系统设计任爱锋初秀琴常存孙肖子西安电子科技大学出版社目录第1章Altera新型系列器件简介第2章QuartusⅡ开发软件第3章QuartusⅡ软件与第三方工具第4章SOPCBuilder开发工具第5章NiosⅡ嵌入式处理器设计第6章DSPBuilder系统设计工具第7章PCI编译器及PCI兆核函数第8章FFT兆核函数第9章LogicLock技术第10章SignalTapⅡ嵌入式逻辑分析仪的使用第1章Altera新型系列器件简介　1.1MAXⅡ器件1.2Cyclone器件1.3Cyclon

2、eⅡ器件1.4Stratix器件1.5StratixⅡ器件1.6StratixGX系列思考题1.1MAXⅡ器件在近15年CPLD发展和创新的基础上，Altera推出了低成本的CPLD——MAXⅡ系列器件，这些器件采用新的查找表(LUT)体系，采用TSMC的0.18μm嵌入Flash工艺，使其裸片尺寸仅为同样工艺器件的1/4。MAXⅡ系列和上一代MAX产品相比，成本降低了一半，功耗只有其1/10，同时保持了MAX系列原有的瞬态启动、单芯片、非易失性和易用性。新的系列器件容量翻了两番，性能是上一代MAXCPLD的两倍多，使消费类、通信、工业和计算机产品的设计者能够采用MA

3、XⅡ器件替代昂贵和不够灵活的小型ASIC和ASSP。以下将介绍MAXⅡ系列器件的主要特征。1.成本优化的架构传统上，CPLD由基于宏单元的逻辑阵列块(LAB)和特定的全局布线矩阵组成。这种基于宏单元的构架，随着逻辑密度的增加，布线区域呈指数性增长，因此当密度大于512宏单元时，不具有高效的可升级性(见图1.1)。图1.1低成本的MAXⅡ架构占用更小的裸片面积由图1.1可见，在传统的CPLD架构中，随着LAB数量的增加，布线资源指数性增长，布线资源占据了裸片面积的主导地位。而MAXⅡCPLD架构中，随着LAB数量的增加，布线仅呈线性增长，因而可获得更多的裸片面积。新型M

4、AXⅡCPLD架构包括基于LUT的LAB阵列、非易失性Flash存储器块和JTAG控制电路(见图1.2)。多轨道连线设计采用最有效的直接将逻辑输入连接到输出的连线方式，从而获得了最高的性能和最低的功耗(更多关于MAXⅡ架构的详细信息可参见《MAXⅡ器件系列数据手册》)。图1.2MAXⅡ器件平面图2.低功耗MAXⅡ器件是动态功耗较低的CPLD。图1.3给出了MAXⅡ和上一代MAX器件之间的功耗对比。图1.3MAXⅡ器件与MAX器件的功耗对比3.高性能MAXⅡ器件支持高达300MHz的内部时钟，可为用户提供更高的系统级性能。与以前的MAX7000A系列相比，MAXⅡ器件内

5、部性能提高了两倍。通过改善布线结构，MAXⅡ器件管脚与管脚之间的延时与其他相同容量的CPLD相比大大降低，目前已降低到3.6ns。MAXⅡ系列管脚与管脚之间的最大延时见表1.1，其中t和t参数之间的区别见图1.4。PD1PD2表1.1MAXⅡ系列管脚与管脚之间的最大延时参数EPM240EPM570EPM1270EPM2210单位tPD14.55.46.06.6nstPD23.63.63.63.6ns图1.4t和t参数之间的区别PD1PD24.用户Flash存储器MAXⅡCPLD内的用户Flash存储器是一个容量为8K比特，用户可访问且可编程的Flash存储器块，可用于

6、存储用户自己定义的数据。这相当于在MAXⅡ器件内部集成了一个非易失性的存储器，从而可减少系统芯片数量和成本。用户Flash存储器的典型应用是作为修订版本号或序列号存储器使用，可替代原先用于存储这类数据的串行电可擦除可编程只读存储器(EEPROM)。MAXⅡ中的用户Flash存储器也可以替代通用的小容量Flash器件，这种器件经常用于存储ASIC、ASSP、模拟器件、微处理器或微控制器的初始化数据(见图1.5和图1.6)。图1.5使用独立的串行EEPROM图1.6使用MAXⅡ器件中的用户Flash存储器用户Flash存储器与JTAG电路及内核逻辑之间都有接口，用户可以灵

7、活地采用各种方法对存储器进行读写操作。如果想把用户Flash存储器连接到一个标准总线，如串行外设接口(SPI)、并口等，可在QuartusⅡ软件中通过一个基于GUI的宏功能(Megafunction)自动创建相应的接口(见图1.7)。图1.7用户Flash存储器与内核逻辑和JTAG之间的接口用户Flash存储器块内部分为两个区，每个区可以独立进行擦除、读和写操作。用户Flash存储器本身的接口采用一根串行地址/数据输入信号和一根串行数据输出信号。按地址索引的数据宽度是16比特，同时数据也以16比特一段地读出来。可选的自动增量选项允许用户向用户Flas