数字秒表源程序

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1、一、实验目的：秒表的逻辑结构比较简单，它主要由、显示译码器、分频器、十进制计数器、报警器和六进制计数器组成。在整个秒表中最关键是如何获得一个精确的100Hz计时脉冲，除此之外，整个秒表还需要一个启动信号和一个归零信号，以便能够随吋用动及停止。秒表有六个输出显示，分别为冇分Z—秒，十分Z—秒、秒、十秒、分、十分，所以共有6个计数器与之对应，6个个计数器全为BCD码输出，这样便于同时显示译码器的连接。当计时达60分钟后，蜂鸣器鸣响10声。二、结构组成：1、四个十进制计数器：用來分别対百分之一秒、十分之秒、秒和分进行计数；2、两个6进制计数器：用来分别对十秒何时分进行计数；

2、3、分频率器：用來产生100Hz的计数脉冲；4、显示译码器：完成对显示译码的控制。三、硬件要求：1、主芯片EP1K100QC208—3;2、6位八段扫描共阴极数码显示管；3、二个按键开关(归零，启动)。四、实验内容及步骤：1、根据电路特点，将此设计电路分成若干模块，规定每个模块的功能和各个模块Z间的接口，然后再将各个模块和起來联试。2、了解软件各元件管理层次含义，以及模块元件Z间的连接概念，对不同目录下的统一设计如何融合。3、适配划分前后的仿莫内容冇何不同概念，仿其信号对象冇何不同。4、安适配划分的管脚定位，同相关功能块元件之间的连接概念。5、所有模块用VHDL语言描

3、述。五、实验源代码如下：1.分频器代码：将2.5MHz脉冲变成100Hzlibraryieee;useieee.std_logic_1164.all;entitydivisport(clr,clk:inbit;q:bufferbit);enddiv;architectureaofdivissignalcounter:integerrange0to12499;beginprocess(clr,clk)beginif(clk=Tandclk'event)thenifclr='1'thencounter<=0;elsifcounter=12499thencounter<=0

4、;q<=notq;elsecounter<=counter+1;endif;endif;endprocess;enda;1.十进制计数器代码：原理为加法计数器，计数十时由cout进位libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycountIOisport(clr,start,elk:inbit;cout:outbit;daout:outstd_logic_vector(3downto0));endcountIO;architectureaofcountIOissi

5、gnaltemp:stdjogic_vector(3downto0);beginprocess(clk,clr)beginifclr='1'thentemp<=M0000H;cout<=,0,;elsif(clkeventandelk二T)thenifstart='1'theniftemp>="1001"thentemp<=,,0000H;cout<='1';elsetemp<=temp+1;coutv=0;endif;endif;endif;daout<=temp;endprocess;enda;3•六进制计数器代码：原理为加法计数器，计数六时由cout进位。lib

6、raryieee;useieee.std」ogic_1164.all;useieee.stdJogic^unsigned.all;entityc6isport(clr,start,elk:inbit;daout:outstd」ogic_vector(3downto0);cout:outstdjogic);endc6;architectureaofc6issignaltemp:std_logic_vector(3downto0);beginprocess(clk,clr)beginifclr=Tthentempv=”0000";COUtv"；elsif(clk'even

7、tandclk='1')thenifstart='1,theniftemp>="0101°thentempv=”0000";coutv=T;elsetemp<=temp+1;coutv='0：endif;endif;endif;endprocess;daout<=temp;enda;4.报警器代码：当记吋到一小吋吋，报警器报警，并响十声。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityalarm1isport(clk,l:instdjogic;q: