芯片IO缓冲和ESD设计

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1、芯片I/O缓冲及ESD电路设计 　　摘要：文章详细介绍了基于CMOS的芯片I/O缓冲电路分类，功能，电路及版图设计的一些考虑以及芯片引脚的静电保护问题。广告插播信息维库最新热卖芯片：ST10043QC IRFR024N SMBJ5.0CA XC17S10PD8C ICL7612BCPA TC35302P 24LC128T-I/SN TC551001BFL-85L PQ30RV21 UPD485505G-35 　　关键词：I/O；缓冲电路；静电保护；CMOS　　针对引脚的输入输出缓冲（I/Obuffer）电路设计，也可以称为输入输出接口（I/Ointer

2、face）电路设计，是一颗完整芯片设计中不可或缺的组成部分，但是详细论述其设计规则的文章或者著作在国内却比较鲜见，这对初学者或者没有这方面经验的工程师无疑会造成困惑。本文以CMOS工艺为例，较全面的论述I/O缓冲电路设计中各种考虑，可以作为芯片引脚输入输出电路设计的一个参考。　　根据I/O缓冲电路应用目标的不同，可将其分为输入、输出等几类，详见表1。表1I/O缓冲电路的分类　　输出缓冲（是个大驱动器，他将信号输出芯片）　　输出缓冲电路的功能要求能够驱动大的片外负载，通常为2～50pF，并且提供适当的上升/下降时间。一组连续的大尺寸的缓冲器（buffer

3、）对驱动能力的提高是有益的。大尺寸的管子容易受闩锁效应(latch-up)的影响，在版图设计时建议采用保护环(Guardrings)保护以避免闩锁效应，如图1-1所示。在图中，用P+作为内保护环，而N+作为外保护环(Inn-well)。图1-1缓冲器　　一种常见的输出电路如图1-2所示，En是输出电路的使能信号，Dout是输出数据，MOS管组合的功能如图中所示。当En为低而Dout有效时，A、B均为高电平，输出Y为低，且由外向里看为高阻抗状态，如果Dout未定，则Y为高阻。需要注意的是，最后输出级的管子尺寸要大到能够提供足够的电流源或电流沉并且减少延迟

4、时间。其负面影响是电流变化率（di/dt）变大而使穿过输出点到封装的压焊线上的L（di/dt）噪声增大，从而导致较大的片上噪声。图1-2常用的输出缓冲电路　　在高性能的芯片中，如32位的微处理器，如果多个I/O输出驱动电路工作状态相似时，L(di/dt)噪声可能逐步增强，会影响芯片速度。图1-3通过加入一个闸控制信号(ST)，并结合时序的控制，可以减小L（di/dt）噪声。图1-3降低L(di/dt)噪声的电路　　输入缓冲　　输入数字信号电平如果和芯片内部需要电平一致，就需要升压或者降压电路进行调整。注意这个升压/降压是芯片电压可以提供的电平，否则可能

5、需要DC/DC电路来完成。如芯片供电电压为3.3V和1.8V，某外部信号供电电平为1.8V，而芯片内部使用该信号的供电电平为3.3V，就需要降压。电压转换电路如图2-1所示，分别将高或低的片外电平进行转换以适合片内使用，图2-1（a）为升压电路，图2-1（b）为降压电路，VDDH接高电平，VDDL接低电平。               图2-1(a)升压电路                                                       图2-1(b)降压电路　　输入缓冲电路的另外一个作用是对噪声的滤除。对于噪声的危害，噪声

6、寄生在信号电平上可能造成比较器的误判就是一个突出的例子。施密特触发器利用磁滞效应的原理对消除这种噪声干扰有很好的效果。图2-2是施密特触发器的结构和磁滞现象中的磁滞回路。这样，即使重叠噪声(noise)混入电路，该噪声如果没有超越磁滞宽度的话，输出就不会产生多次拉动（multipulltrigger）的误动作，只会出现与磁滞宽度相同的响应延迟。                          图2-2(a)施密特触发器                                                     图2-2(b)磁滞现象中的磁

7、滞回路　　静电放电保护也是输入缓冲电路的一个基本功能，通常用二极管钳位，如果电压过高将会使其导通，使大电流泄走，在后文的静电放电保护部分会有更多讨论。　　双向缓冲   双向缓冲，即兼有输入输出功能的双向缓冲电路，输出时有三态驱动，可以使用使能（enable）信号来区分输入输出状态。并且可以优化三态输出以避免使用大尺寸的管子。根据前面对输入和输出缓冲的单独描述，组合起来并用使能信号控制，得出双向缓冲电路如图3-1所示。图3-1双向缓冲电路的结构框图   图3-2给出了一个0.6μm工艺的双向I/O缓冲简化电路。图3-3是其版图。该电路及版图设计包括了保护

8、电阻、保护二极管、保护环、场氧钳制（Fieldoxideclamps）等。图3-2一个I/O缓