基于FPGA的雷达信号处理系统的设计

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时间:2019-05-15

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1、武汉科技大学硕士学位论文第1页摘要近年来,随着科学技术的发展,雷达已经广泛应用于生产生活的诸多领域,尤其在工业生产安全中也起着重要的作用,但由于雷达较高的成本、较高的技术要求等因素的限制,使雷达在工业生产中未得到广泛的应用。所以提高雷达测距的精度、可靠性和降低成本成为国内外许多学者的研究课题。现场可编程逻辑器件FPGA(现场可编程门阵列)的发展及EDA技术的广泛应用,为雷达信号处理的方法开拓了广阔的发展空间。FPGA的发展为基于硬件的算法模块的实现提供了可能性,同时节省了外围电路,使算法模块的集成度大大提高。本文以FPGA为核心,代替DSP器件进行高速数字信号处理的

2、工作,用硬件描述语言和原理图输入进行了硬件设计,然后由FPGA实现TFFT(快速傅里叶变换),最终达到对雷达信号处理的目的。使用FPGA避免了其它微处理器在恶劣条件下程序跑飞、程序死循环、复位不可靠等问题,提高了控制的可靠性。同时加强了模块的通用性,减少了系统硬件开发周期,节省了外围设备的电路,降低了设计开发成本。关键词:雷达;li'PGA;信息处理;Fli,I’FPGAandthenrealizedtheFFT,andultimatelyachievingthepurposeoftheradarsignalprocessing.DesigningonCallimp

3、rovethereliabilityofthecontrolandavoidsomeproblems,likeprogrammefleet,deadloopandabnormalreset,whichaccurtoothermicroprocessors.Itnotonlyenhancestheversatilityofthemoduleandreducesthehardwaredevelopmentcycle,butalsosimplifiestheperipheralcircuitandreducesthecostofthedesign.Keywords:Rad

4、ar:FPGA;InformationProcessing;FFT武汉科技大学硕士学位论文目录摘要⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.Abstract⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯目录⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯..第一章绪论⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.1.1前言⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯1.2课题的研究背景、研究目的和研究意义⋯⋯⋯⋯⋯⋯1.3本课题的主要研究内容与论文的组织结构⋯⋯⋯⋯⋯第二章FPGA设计简介⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯2.1可

5、编程逻辑器件⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯2.22.32.4第三章3.13.23.33.4第四章4.14.24.34.42.1.1ASIC的分类⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.42.1.2FPGA器件简介⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯5Altera公司Cyclone型FPGA器件简介⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯5Altera系列FPGA开发语言和开发环境⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯62.3.1概j苤⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯62.3.2硬件描述语言⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯62.3.3Qu

6、artusII集成开发环境介绍⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯。62.3.4Modelsim集成开发环境介绍⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯。6FPGA的设计要点⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯72.4.1概述⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯72.4.2自顶向下(Top.Down)设计理念⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯72.4.3FPGA系统的设计流程⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯8雷达传感器简介⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯9接口与原理框图⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯103.1.1外观及原理框

7、图⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.103.1.2接口定义⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.123.1.3参数说明⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯..12性能说明⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.12应用原理⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯133.3.1对静态物体进行距离测量的FMCW雷达⋯⋯⋯⋯⋯⋯⋯⋯⋯133.3.2对运动物体的距离和速度同步测量的FMCW雷达⋯⋯⋯⋯⋯13雷达模块安装说明⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯16FFT原理及硬件实现结构⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯

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