超高速时钟数据恢复电路及分接器电路研究

超高速时钟数据恢复电路及分接器电路研究

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时间:2019-05-15

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1、摘要摘要随着半导体工艺(尤其CMOS工艺)特征尺寸的不断缩小及集成电路(IC)规模的不断增大,IC越来越快的工作速度,客观上要求IC之间的通信带宽应该也大体与之成比例地增长;然而摩尔定律(Moore’sLaw)和Rem定律(Rc玑t’smle)告诉我们,为了保证IC系统的平衡发展,每个输入输出(帕:b叫olI钠lt)接口的平均通信带宽需要持续不断地增加。时钟数据恢复即CDR(Clock卸dDataRecoveD,)技术及DEM【『)((D锄ultiplexing)技术是高速I/o通信的关键技术,所以对这两项技术的研究具

2、有非常重要的意义。本文首先总结、分析及比较了各种串行和并行CDR相关的技术,着重研究了基于锁相环PLL(P}擞LockedLo叩)型CDR的设计。详细讨论了各种相关的模块,如PD(Pha∞Detector)、FD(Frequenc),Detector)、Ⅶ(vol协ge—to—Cll盯entConVen哪、CP(Ch鹕eP呻p)及VCO(vol切ge-Con仃olledOscillator)等,并提出了以环路增益(L00pGaill)为中心的CDR的设计方法。在对现存的基本CDR技术和时钟策略进行比较分析的基础上,结合

3、具体的应用环境,分别设计了针对单路串行和多路并行I/O接口的CDR及相应的MIⅨ/DEMID(方案。该方案能满足“即插即用’’-全集成、全自动的要求,不需要任何外部参考时钟,外接元件或外部调谐,只要加上电源和数据源即可工作。采用SMICO.】8岬CMOS工艺,设计了一种2.5Gb/s全速率CDR及5Gb,s2:1半速率Ml】)(芯片。其中的CDR采用了Po仕b苴ckerPFD(Ph觞e/Frequ饥c)rD嗽tor),4级环形全差分VCO产生I/Q信号。VCO单元采用电流折叠技术来克服低电源电压和低VCO压控灵敏度需求

4、之间的冲突;其中,互耦对增加了一个电流源来提高VCO压控特性的线性度。整个芯片面积为670岫×760岬,功耗为112mW,其中CDR消耗60mw。CDR输入灵敏度在25mV以下,牵引范围为800MHz,恢复出的时钟的单端摆幅超过300mV,ItMS抖动为3.69ps,占空比为49.6%,相位噪声为-111.54dBc,Hz@10Ⅲzo舔et(-117.45dBc/Hz@1MHzo仃set)。采用SMICO.18umCMOS工艺设计了一种5Gb/s半速率CDR及5Gb/sl:2DEMUX芯片。由于半速率CDR能够实现DE

5、MUX的功能,所以5Gb/sl:2DEMIJ)(实际上是嵌入在半速率PD中的。本CDR采用三点采样半速率三态B锄争b锄g型PD技术,4级环形伪差分VCO产生半速率PD所需的帔时钟。芯片面积为675岬×675肛m,功耗为140mW。仿真显示,恢复出来的时钟峰峰值抖动为3.7ps。采用S~ⅡC0.18岬CMOS工艺,设计了一款2.5Gb/9/ch全速率CDR及2:l5Gb/S/ch半速率MUX芯片。该芯片的功能为:4路2.5Gb/s/ch并行输入数据,经过两路并行2:l5Gb/咖h半速率MI『X,复接输出为两路5Gb/s^

6、ch的数据。并行CDR部分由PLL、DLL及PM(PamMatching)技术交叉组合共同实现。版图电路部分横向尺寸为450岬满足设计目标(不超过500岫)的要求。整个芯片面积为673岬x667¨m,功耗为200mW,复接器输出数据单端摆幅为370mV,RMS抖动为8ps。6个这样的芯片模块并排放置在一起,就构成了12路并行光I/o接口阵列的输入端。采用SMICO.18岬CMOS工艺,设计了一款5Gb/‘√ch半速率CDR及5Gb/s/chl:2DEMUX芯片。该芯片的功能为:3路5Gb/S/ch并行数据输入数据,经过

7、两路并行5Gb/‘沁h1:2DEMUX,分接输出为I捅要六路2.5Gb/s/ch的数据。并行CDR部分由1个PLL和2个DLL共同实现。版图电路部分横向尺寸为750岬满足设计目标(不超过750岬)的要求。整个芯片面积为1200岬×943岬,功耗为380mW。分接输出数据单端信号摆幅大于300mV,RMS抖动为6ps。4个这样的芯片模块并排放置在一起,就构成了12路并行光I/O接口阵列的接收端。采用SMICO.18pmCMOS工艺,设计了一款最高速为20Gb/s的1:2DEMUX芯片。该DEMIJ)(具有以下特点,即采用

8、标准的MCML逻辑以使电路具有工作速度高、抗干扰性能强等优点;包含了数据输入缓冲,增加了电路的完整性,同时也降低了DEⅦⅨ对输入数据质量的要求;采用静态锁存器单元,使DEMI『x工作范围相对于采用动态锁存器的DEMUX更宽,等等。芯片面积为875“m×640pm,功耗为144mW,其中核心电路仅占28%。关键词:并行I/o接口;时

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