FPGA_ASIC-影响FPGA设计中时钟因素的探讨

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1、http://www.elecfans.com电子发烧友http://bbs.elecfans.com电子技术论坛影响FPGA设计中时钟因素的探讨时钟是整个电路最重要、最特殊的信号，系统内大部分器件的动作都是在时钟的跳变沿上进行,这就要求时钟信号时延差要非常小,否则就可能造成时序逻辑状态出错；因而明确FPGA设计中决定系统时钟的因素，尽量较小时钟的延时对保证设计的稳定性有非常重要的意义。1、1建立时间与保持时间建立时间（Tsu：setuptime）是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数据将不能

2、在这个时钟上升沿被稳定的打入触发器；保持时间（Th：holdtime）是指数据稳定后保持的时间，如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。建立与保持时间的简单示意图如下图1所示。图1保持时间与建立时间的示意图在FPGA设计的同一个模块中常常是包含组合逻辑与时序逻辑，为了保证在这些逻辑的接口处数据能稳定的被处理，那么对建立时间与保持时间建立清晰的概念非常重要。下面在认识了建立时间与保持时间的概念上思考如下的问题。图2同步设计中的一个基本模型图2为统一采用一个时钟的同步设计中一个基本的模型。图中Tco是触发器的数据输出1

3、http://www.elecfans.com电子发烧友http://bbs.elecfans.com电子技术论坛的延时；Tdelay是组合逻辑的延时；Tsetup是触发器的建立时间；Tpd,为时钟的延时。如果第一个触发器D1建立时间最大为T1max，最小为T1min，组合逻辑的延时最大为T2max，最小为T2min。问第二个触发器D2立时间T3与保持时间T4应该满足什么条件，或者是知道了T3与T4那么能容许的最大时钟周期是多少。这个问题是在设计中必须考虑的问题，只有弄清了这个问题才能保证所设计的组合逻辑的延时是否满足了要求。下面通过

4、时序图来分析：设第一个触发器的输入为D1，输出为Q1,第二个触发器的输入为D2，输出为Q2；时钟统一在上升沿进行采样，为了便于分析我们讨论两种情况即第一：假设时钟的延时Tpd为零，其实这种情况在FPGA设计中是常常满足的，由于在FPGA设计中一般是采用统一的系统时钟，也就是利用从全局时钟管脚输入的时钟，这样在内部时钟的延时完全可以忽略不计。这种情况下不必考虑保持时间，因为每个数据都是保持一个时钟节拍同时又有线路的延时，也就是都是基于CLOCK的延迟远小于数据的延迟基础上，所以保持时间都能满足要求，重点是要关心建立时间，此时如果D2的建

5、立时间满足要求那么时序图应该如图3所示。clkD1TcoQ1TdelayD2T-Tco-TdelayQ2TCO图3符合要求的时序图从图中可以看出如果：T-Tco-Tdelay>T3即：Tdelay

6、cfans.com电子发烧友http://bbs.elecfans.com电子技术论坛clkD1TcoQ1TdelayD2T-Tco-TdelayQ2图4组合逻辑的延时过大时序不满足要求从而可以推出T-Tco-T2max>＝T3这也就是要求的D2的建立时间。从上面的时序图中也可以看出，D2的建立时间与保持时间与D1的建立与保持时间是没有关系的，而只和D2前面的组合逻辑和D1的数据传输延时有关，这也是一个很重要的结论。说明了延时没有叠加效应。第二种情况如果时钟存在延时，这种情况下就要考虑保持时间了，同时也需要考虑建立时间。时钟出现较大的

7、延时多是采用了异步时钟的设计方法，这种方法较难保证数据的同步性，所以实际的设计中很少采用。此时如果建立时间与保持时间都满足要求那么输出的时序如图5所示。clkD1TcoQ1TdelayD2T-Tco-TdelayT-Tco-Tdelay+TpdTpdTcoQ2图5时钟存在延时但满足时序从图5中可以容易的看出对建立时间放宽了Tpd，所以D2的建立时间需满足要求：Tpd＋T-Tco-T2max>＝T33http://www.elecfans.com电子发烧友http://bbs.elecfans.com电子技术论坛由于建立时间与保持时间的

8、和是稳定的一个时钟周期，如果时钟有延时，同时数据的延时也较小那么建立时间必然是增大的，保持时间就会随之减小，如果减小到不满足D2的保持时间要求时就不能采集到正确的数据，如图6所示。这时即T－（Tpd－Tco-T2min）