FPGA设计实践报告 抢答器设计设计

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1、课程设计报告课程设计名称：FPGA设计实践设计课题名称：抢答器设计设计抢答器设计设计报告一、设计目的：本课程的授课对象是电子科学与技术专业本科生，是电子类专业的一门重要的实践课程，是理论与实践相结合的重要环节。本课程有助于培养学生的数字电路设计方法、掌握模块划分、工程设计思想与电路调试能力，为以后从事各种电路设计、制作与调试工作打下坚实的基础。二、实验器材和工具软件：-14-实验器材：PC机一台、DE2板；工作软件：QuartusII9.0。一、设计内容：(1)抢答器可容纳四组12位选手，每组设置三个抢答按钮供选手使用。(2)电路具有第一抢答信号的鉴别和锁存功能。在主持人将系统复位并发

2、出抢答指令后，蜂鸣器提示抢答开始，时显示器显示初始时间并开始倒计时，若参赛选手按抢答按钮，则该组指示灯亮并用组别显示器显示选手的组别，同时蜂鸣器发出“嘀嘟”的双音频声。此时，电路具备自锁功能，使其它抢答按钮不起作用。(3)如果无人抢答，计时器倒计时到零，蜂鸣器有抢答失败提示，主持人可以按复位键，开始新一轮的抢答。(4)设置犯规功能。选手在主持人按开始键之前抢答，则认为犯规，犯规指示灯亮和显示出犯规组号，且蜂鸣器报警，主持人可以终止抢答执行相应惩罚。(5)抢答器设置抢答时间选择功能。为适应多种抢答需要，系统设有10秒、15秒、20秒和3O秒四种抢答时间选择功能。二、设计具体步骤：具体的功

3、能模块的实现：-14-(一)组别判断电路模块（1）实现功能：实现四组十二位选手的组别判断功能，每组设置三个抢答按钮。若选手成功抢答，则输出选手所在组别。同时电路自锁功能，使其它抢答按钮不起作用。如下图所示：（2）端口说明1）输入端a[2..0]：外接第一组三位选手的抢答按钮；b[2..0]：外接第二组三位选手的抢答按钮；c[2..0]：外接第三组三位选手的抢答按钮；d[2..0]：外接第四组三位选手的抢答按钮；clk：外接模块时钟信号；-14-clr：外接模块复位按钮。2）输出端s[3..0]：抢答四组输出端。3）内部信号h：存放小组抢答信号。reset：复位功能。（3）原理：在每次时

4、钟上升沿时判断按键，将扫描到的组别赋给内部信号“h”，若没有按键被按下，则h=“0000”；当复位按钮按下时，即clr=‘1’，则输出s=“0000”并且将另一内部信号reset置1；当复位后，即reset=‘1’，则当有按键按下时将h的值给输出信号s，并且将标志信号reset清零，完成按键组别的输出与组别锁存功能。（4）用VHDL语言实现如下：组别判断电路模块oroLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYoroISPORT(a,b,c,d:INSTD_LOGIC_VECTO

5、R(2DOWNTO0);--四组十二人输入端s:OUTSTD_LOGIC_VECTOR(3DOWNTO0);--四组输出端clk,clr:INSTD_LOGIC);ENDoro;ARCHITECTUREbehave_oroOForoISSIGNALh:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALreset:STD_LOGIC;BEGINh<="0000"WHEN(a="000"ANDb="000"ANDc="000"ANDd="000")ELSE"0001"WHEN(a/="000"ANDb="000"ANDc="000"ANDd="000")ELSE"0010"

6、WHEN(a="000"ANDb/="000"ANDc="000"ANDd="000")ELSE"0100"WHEN(a="000"ANDb="000"ANDc/="000"ANDd="000")ELSE"1000"WHEN(a="000"ANDb="000"ANDc="000"ANDd/="000")ELSE"0000";--判断选中小组PROCESS(clk)BEGINIF(clk'EVENTANDclk='1')THENIFclr='1'THEN-14-reset<='1';s<="0000";--复位清零ENDIF;IFh/="0000"THENIFreset='1'THENs

7、<=h;--选中小组输出reset<='0';ENDIF;ENDIF;ENDIF;ENDPROCESS;ENDbehave_oro;(一)犯规控制电路模块（1）实现功能：选手在主持人开始倒计时之前抢答，则认为犯规，犯规指示灯亮并输出犯规组号，且蜂鸣器报警。如下图所示：（2）端口说明1）输入端en：倒计时启动输入端；a[3..0]：按键组别的信息输入端；2）输出端s[3..0]：hex[3..0]：y:连接外部违规指示灯输出端；bell:连接外部