异步多时钟系统的同步设计

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1、第“‘卷第•期电子工程师¶ÏÌŽ“‘®ÏŽ•’•••年•月¥¬¥£´²¯®©£¥®§©®¥¥²•ÁÙ’•••异步多时钟系统的同步设计技术谢修祥Œ王广生ˆ北京工业大学电子信息与控制工程学院Œ北京市‘•••’’‰=摘要>对多时钟系统的同步问题进行了讨论Œ提出了亚稳态的概念及其产生机理和危害›叙述了控制信号和数据通路在多时钟域之间的传递›讨论了控制信号的输出次序对同步技术的不同要求›重点论述了常用的数据通路同步技术)))用¦©¦¯实现同步的原理及其实现思路"关键词š多时钟系统Œ亚稳态Œ控制信号同步技术Œ数据同步技术Œ格雷码计数器Œ¦©¦¯中图分类号š´

2、®—™有必然的关系"亚稳态是寄存器的一个固有特性"正0引言常采样也会有一个亚稳态时间"当建立保持时间满足随着数字系统的规模越来越大!复杂程度越来越时Œ寄存器在经历采样!亚稳态后Œ进入一个正确的状高Œ’个或多个时钟域在设计中的应用越来越多"在态"如果建立保持时间不满足Œ那么寄存器会有一个多时钟域中Œ不可避免地会遇到控制信号的交互和数相当长的亚稳态时间Œ最后随机进入一个固定态"据的相互传递Œ由于各时钟的频率和相位不同Œ在进行如图‘所示Œ当在一个时钟域中产生的信号在被电路设计时Œ必须充分考虑时序对功能的影响Œ表面上另一个时钟域的时钟采样时过于靠近其上升

3、沿Œ会造看起来没有问题的电路可能会因为忽视了时序的重要成同步失败"同步失败是因为输出在其采样点上处于性而实际上并不能真正达到设计的功能Œ造成多时钟亚稳态所形成的Œ而且这种亚稳态可能向后传播Œ造成域之间的同步失败"同步问题中最有可能出现的就是后级出现逻辑错误"亚稳态的产生和传播"本文将对同步设计中必须考虑的因素进行分析Œ并分别讨论了控制信号的同步和数据通路的同步Œ提出了常见问题的解决方案"1亚稳态根据文献»‘½Œ亚稳态定义为š当用一个时钟对变化的信号进行采样时Œ事件发生的次序决定其输出"事件之间的时间间隔越短Œ判断哪一个先到所花的时间越长"当两个事

4、件发生的时间相当接近时Œ判断过图1亚稳态的产生过程程所花的时间将会超过允许的时间Œ此时将会造成同在接收时钟域使用两级寄存器Œ即所谓同步器Œ能步失败"有效地消除亚稳态Œ如图’所示"每个寄存器都有其建立和保持时间Œ或者说寄存器的输入数据在其上升沿之前和之后不允许发生变化"当数据源的时序不满足接收时钟域中的寄存器的建立•保持时间时Œ就会出现亚稳态Œ此时寄存器就会处于/浮空0状态Œ其输出电压在高电平达不到逻辑/‘0Œ在低电平达不到逻辑/•0Œ在这段时间内触发器的±端会出现毛刺!振荡Œ或固定在某一电压值Œ而不一定等于数据输入端¤的值"这段时间称为决断时间ˆ

5、ÒÅÓÏÌÕÔÉÏÎÔÉÍʼn"经过决断时间后Œ±端将稳定到•或‘上Œ但是究竟是•还是‘Œ则是随机的Œ与输入没图2亚稳态的消除方法收稿日期š’••”2‘’2‘•›修回日期š’•••2•“2‘•"#33##基本电子电路#电子工程师’•••年•月接收时钟域的第‘个寄存器对发送时钟域的输出这种情况的简单解决方案是在目的时钟域中用一信号进行采样Œ此时该寄存器的输出处于亚稳态Œ又经个控制信号来同时驱动ÌÏÁÄ和ÅÎÁÂÌÅ信号Œ将会消除过一个ˆ接收‰时钟周期后Œ第’个寄存器对第‘个寄控制信号之间偏移造成的潜在影响"如图”所示"存器的输出进行采样Œ此时其输出

6、已经变为稳定"从理论上来说Œ有可能第‘个寄存器的输出在被第’个寄存器采样时仍然处于亚稳态Œ这样会使第’个寄存器的输出也变为亚稳态"也就是说Œ用这种电路仍然可能造成同步失败Œ这时就要考虑其•´¢¦ˆ平均故障间隔时间‰"亚稳态发生的概率与时钟频率无关Œ但•´¢¦则与时钟频率有很大的关系"时钟频率越高Œ•´¢¦会相应地降低"因此Œ适当降低频率能延长•´¢¦"2控制信号的同步技术在进行多时钟系统的设计时Œ人们常犯的一个错误是Œ在多个控制信号穿越一个时钟域到达另一个时钟域时Œ往往忽视了控制信号次序的重要性"此时Œ用同步器来实现对控制信号的同步并不是一个好办

7、法"图4控制信号在穿越时钟之前进行合并如果控制信号的次序很关键Œ必须对此引起重视"2.2两个有次序要求的控制信号穿越时钟域2.1两个有同步要求的控制信号同时穿越时钟域如图•所示Œ在短的流水线设计中Œ两个控制信号在图“的例子中Œ目的时钟域的一个寄存器在装ÁÅΑ和ÁÅÎ’Œ用于为顺序数据的传递提供ÅÎÁÂÌÅ信入数据时同时需要一个ÌÏÁĈ负载‰信号和一个ÅÎÁÂÌÅ号"在第‘个时钟域ŒÁÅΑ可能会在ÁÅÎ’变为有效之ˆ使能‰信号"如果ÌÏÁÄ和ÅÎÁÂÌÅ信号都来自同一个前产生一个很短的中断Œ而第’个时钟域有可能正好时钟域Œ控制信号之间的不同步

8、将会使数据装入失败"在这个很短的时隙中对ÁÅΑ和ÁÅÎ’进行采样Œ这样将会在第’个时钟域的使能控制链中造成一个时钟周期的空隙Œ使Á’的