1位全加器VHDL文本输入设计

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1、物理与电子科学学院实验报告湖南文理学院姓名：彭仕林学号：201111020205成绩：批阅教师签字：组号：2学院：物理与电子科学学院年级：大三专业：电子信息科学与技术课程名称：EDA技术实验日期：_____________一、实验名称1位全加器VHDL文本输入设计二、实验目的学习QuartusII软件的应用软件的应用，以及元件例化语句，进一步熟悉VHDL设计技术。三、实验仪器QuartusII软件、《E-Play-SOPC教学实验箱》四、实验原理及原理图五、实验程序半加器：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYhalf_adderISPO

2、RT(a,b:INSTD_LOGIC;s,co:OUTSTD_LOGIC);ENDhalf_adder;ARCHITECTUREhalf1OFhalf_adderISSIGNALc,d:STD_LOGIC;BEGINc<=aORb;d<=aNANDb;co<=NOTd;s<=cANDd;ENDhalf1;全加器：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYfulladderISPORT(a,b,cin:INSTD_LOGIC;sum,co:OUTSTD_LOGIC;M:outstd_logic_vector(3downto0));ENDfull

3、adder;ARCHITECTUREfull1OFfulladderISCOMPONENThalf_adderPORT(a,b:INSTD_LOGIC;s,co:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALu0_co,u0_s,u1_co:STD_LOGIC;BEGINM<="0001";U0:half_adderPORTMAP(a,b,u0_s,u0_co);U1:half_adderPORTMAP(u0_s,cin,sum,u1_co);co<=u0_coORu1_co;ENDfull1;六、实验步骤（1）、打开QuartusII软件。（2）、选择路径。选择Fil

4、e/NewProjectWizard，指定工作目录,指定工程和顶层设计实体称。（3）、添加设计文件。将设计文件加入工程中。单击“Next”，如果有已经建立好的VHDL或者原理图等文件可以在Filename中选择路径然后添加，或者选择AddAll添加所有可以添加的设计文件（.VHDL,.Verilog原理图等）。（4）、选择FPGA器件。Family选择CycloneII，Availabledevice选EP2C35F484C8,Packge选择Any，PinCount选择484，Speedgrade选择Any；点击“Next”。（5）、选择外部综合器、仿真器和时序分析器。默认使用Quart

5、usII自带的工具。（6）、结束设置。单击“Next”，弹出“工程设置统计”窗口，上面列出了工程的相关设置情况。最后单击“Finish”，结束工程设置。（7）、建立VHDL原文件。选择菜单“File”à“New…”。VHDL原文件编辑完后，选择File/Save，选择和工程相同的文件名。点击“保存”，文件就被添加进工程当中。（8）、添加文件到工程中。VHDL原文件编辑完后，选择File/Save，选择和工程相同的文件名。点击“保存”，文件就被添加进工程当中。（9）、编译。选择Processing/Start/StartAnalysis&Synthesis，进行综合。（10）仿真结果（11）

6、、添加管脚信息。选择Assignments/AssignmentEditor在Edit中选择NodeFider，在NodeFider中选择List显示所有节点信息，然后全部选中。为每个节点分配引脚。（12）、下载。下载可以选择JTAG方式，选择Tool/Programmer，选择JTAG下载方式，选择AddFile，添加.sof文件，并选中Program/Configure,点击“Start”后开始下载。第一次使用下载时，首先点击“HardwareSetup...”，打开HardwareSetup对话框，然后点击AddHardware，选择USB—方式。七、实验连线