基于CPLD数字钟设计说

《基于CPLD数字钟设计说》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、项目设计说明书设计课题：基于CPLD的数字钟设计系别电气工程系姓名：彭诗懿完成日期2012.6.29目录l设计要求l设计思路lCPLD简介l主要VHLD源程序l波形仿真l实物图l心得体会一、设计要求。<1>具有时、分、秒的计数显示功能，24小时循环显示。<2>具有清零、预置初值功能，实现LED动态显示，整点报时采用声音报时。<3>采用元件例化方式实现各模块间的连接。二、设计思路.(原理图)一、CPLD简介。CPLD(ComplexProgrammableLogicDevice)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。是一

2、种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。四、主要VHDL源程序。<1>24进制计数器。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;--*********************************************************entitycount24Isport(en1,en2,clk,rst:in

3、std_logic;co:outstd_logic;a,b:outstd_logic_vector(3downto0));endcount24;--*********************************************************architecturertlofcount24issignalaout,bout:std_logic_vector(3downto0);signalcout:std_logic;beginprocess(en1,en2,clk,rst)beginif(rst='0')thenaout<="0000";aout<="0000";c

4、out<='0';elsif(clk'eventandclk='1')thenif(en1='1'oren2='0')thenif(bout=2)thenif(aout=3)thenaout<="0000";bout<="0000";cout<='1';elseaout<=aout+1;cout<='0';endif;elsif(aout=9)thenaout<="0000";bout<=bout+1;cout<='0';elseaout<=aout+1;cout<='0';endif;endif;endif;endprocess;a<=aout;b<=bout;co<=cout;end

5、rtl;<2>六十进制计数器。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;--*********************************************************entitymincountIsport(en1,en2,clk,rst:instd_logic;co:outstd_logic;a,b:outstd_logic_vector(3downto0));endmincount;--***************************************

6、******************architecturertlofmincountissignalaout,bout:std_logic_vector(3downto0);signalcout:std_logic;beginprocess(en1,en2,clk,rst)beginif(rst='0')thenaout<="0000";bout<="0000";cout<='0';elsif(clk'eventandclk='1')thenif(en1='1'oren2='0')thenif(aout=9)thenaout<="0000";if(bout=5)thenbout<="0

7、000";cout<='1';elsebout<=bout+1;endif;elseaout<=aout+1;cout<='0';endif;endif;endif;endprocess;a<=aout;b<=bout;co<=cout;endrtl;（3）主体部分.libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;--************