基于CPLD的数字钟设计.pdf

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1、《自动化与仪器仪表》2017年第1期(总第207期)基于CPLD的数字钟设计雷琼(陕西工业职业技术学院陕西咸阳，712000)摘要:简述了一种基于CPＬD的数字钟设计方案,文中所设计的数字钟是一种用数字电路技术实现时、分、秒计时的装置,与机械式时钟相比具有更高的准确性和直观性,且无机械装置,具有更长的使用寿命,因此得到了广泛的使用。通过使用EDA软件MAＸ+plusⅡ设计数字钟系统,阐述了自上向下和层次化设计方法及电路微型化的可行性。利用VＨDＬ硬件描述语言结合CPＬD可编程器件进行数字钟的设计,并通过数码管驱动电路动态显示计时结果,进一步说明C

2、PＬD器件值得在电路研究、设计中推广。关键词:CPＬD;VＨDＬ;数字钟;电子系统;EDA;仿真波形中图分类号:TＨ71４文献标识码:ADOI编码:10．1４016/j．cnki．1001－9227．2017．01．035Abstract:ThispaperdescribesadigitalclockdesignschemebasedonCPＬDandthedigitalclockisdesignedinthispaperakindofwhenusingadigitalcircuittechnology，minutesandsecondstimi

3、ngdevice，hashigheraccuracycomparedwiththemechanicalclockandintuitive，andnomechanicaldevice，hasalongerservicelife，thereforehasbeenwidelyused．ThroughtheuseofEDAsoftwareMAＸ+plusⅡdigitalclocksystemdesign，thispaperexpoundsthedownwardandhierarchicaldesignmethodandcircuitonthefeasib

4、ilityofminiaturization．ByusingVＨDＬhardwaredescriptionlanguagewithCPＬDprogrammabledevicesforthedesignofdigitalclock，andthroughthedynamicdisplayofdigitaltubedrivercircuittimingresults，furtherillustratetheCPＬDdeviceisworthpopularizingintheresearch，designthecircuit．Keywords:CPＬD;

5、VＨDＬ;digitalclock;electronicsystem;EDA;thesimulationwaveform件经验要求低、标准产品无需测试、保密性强、价格大众化0引言等特点，可实现较大规模的电路设计，因此被广泛应用于[8－9]随着技术不断革新，数字电路在当今社会中的应用越产品的原型设计和产品生产。可以说几乎所有应用来越广泛，尤其是复杂可编程逻辑器件(CPＬD)。可编程中小规模通用数字集成电路的场合均可应用CPＬD器件。逻辑器件具有设计灵活、速度快、更改方便、功耗低等优CPＬD器件已成为电子产品不可缺少的组成部分，它的设[1][10]点

6、，在数字信号处理中得到广泛应用。美国AＬTERA公计和应用成为电子工程师必备的一种技能。司的CPＬD器件采用全新的结构和先进的技术，再加上2数字钟设计MAＸ+plusⅡ可编程逻辑的开发环境，更具有高性能、开发周期短、在线编程等特点，十分方便进行电子产品开发和2．1CPＬD的设计流程图[2]设计。本文通过使用结构简单、控制方便、资源利用率CPＬD的设计流程图如图1。高的CPＬD设计实现了一款多功能数字钟。1CPＬD简介CPＬD翻译成英文为ComplexProgrammableＬogicDevice，它是一种复杂可编程逻辑器件，是从PAＬ和GAＬ器件

7、发展出来的器件，这种器件规模大、结构复杂，是一种用户根据各自需要而自行构造逻辑功能的数字集成电[3－４]路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆(“在系统”编程)将代码传送到目标芯片中，实现[5－6]设计的数字系统。由于CPＬD内部采用固定长度的金属线进行各逻辑块的互联，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的[7]缺点。CPＬD具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬收稿日期:2016－05－06

8、作者简介:雷琼(1983－)，女，陕西咸阳人，本科，硕士，讲师，主要研究方向为通信工程。图1CPＬD设计流程图·35·基于CPＬD的数字