MS320C54x数字信号处理器硬件结构

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1、1DSP结构与MCU结构MCU冯.诺依曼结构DSP哈佛结构2采用冯.诺依曼结构的处理器3冯.偌依曼结构处理方式4冯.偌依曼结构处理方式5哈佛结构处理方式6哈佛结构处理方式7改进的哈佛结构框图程序存储器总线交换器CPU扩展数据存储器扩展程序存储器数据存储器数据总线程序总线复用总线8改进的哈佛结构的优点解决了总线拥挤问题，提高了运算速度提供了总线数据交换器，保证了灵活性程序总线与数据总线宽度可以不同，可支持更强大的并行操作指令集以及保证足够高的运算精度从结构上为管道操作等硬件特性提供了基础9第2章TMS320C54x数字信号处理器硬件结构2.1TM

2、S320C54x的特点和硬件组成框图2.2TMS320C54x的总线结构2.3TMS320C54x的存储器分配2.4中央处理单元(CPU)2.5TMS320VC5402引脚及说明10GPI/OD(15-0)A(19-0)Program/DataBusesTimerProgram/DataRAMCh0Ch1Ch2Ch3Ch4Ch5DMATimerProgram/DataROMPeripheralBusRND,SAT17x17MPY40-BitAdderMACShifter40-BitBarrel(-16,31)EXPEncoder40-BitA

3、LUCMPSOperator(VITERBI)ALUAccumulators40-BitACCA40-BitACCB8AuxiliaryRegisters2AddressingUnitsAddressingUnitHostPortInterface(HPI)MultichannelBufferedSerialPort(McBSP)JTAGTest/EmulationControlMultichannelBufferedSerialPort(McBSP)PLLClockGeneratorS/WWaitstateGeneratorP

4、owerManagement112.1TMS320C54x的特点和硬件组成框图TMS320C54x的主要特性如下所示：CPU先进的多总线结构。40位算术逻辑运算单元(ALU)。17位×17位并行乘法器与40位专用加法器相连。比较、选择、存储单元(CSSU)。指数编码器可以在单个周期内计算40位累加器中数值的指数。双地址生成器包括8个辅助寄存器和两个辅助寄存器算术运算单元(ARAU)。12存储器64K字程序存储器、64K字数据存储器以及64K字I/O空间。在C548、C549、C5402、C5410和C5420中程序存储器可以扩展。13指令系统单

5、指令重复和块指令重复操作。块存储器传送指令。32位长操作数指令。同时读入两个或3个操作数的指令。并行存储和并行加载的算术指令。条件存储指令。从中断快速返回指令。14在片外围电路软件可编程等待状态发生器。可编程分区转换逻辑电路。带有内部振荡器。外部总线关断控制，以断开外部的数据总线、地址总线和控制信号。数据总线具有总线保持器特性。可编程定时器。并行主机接口(HPI)。15电源可用IDLEl、IDLE2和IDLE3指令控制功耗，以工作在省电方式。可以控制关断CLKOUT输出信号。16在片仿真接口具有符合IEEE1149.1标准的在片仿真接口(JTA

6、G)。速度单周期定点指令的执行时间为25/20/15/12.5/10-ns(40MIPS/50MIPS/66MIPS/80MIPS/100MIPS)。17图3-1TMS320C54xDSP的内部硬件组成框图118图3-1TMS320C54xDSP的内部硬件组成框图2192.2TMS320C54x的总线结构TMS320C54xDSP采用先进的哈佛结构并具有八组总线，其独立的程序总线和数据总线允许同时读取指令和操作数，实现高度的并行操作。采用各自分开的数据总线分别用于读数据和写数据，允许CPU在同一个机器周期内进行两次读操作数和一次写操作数。独立的

7、程序总线和数据总线允许CPU同时访问程序指令和数据。20C54xDSP的总线结构优化核JTAGTEST/EMLCONTROLROMRAM电源管理程序/数据总线外设总线D(15-0)A(15-0)外设21C54xDSP的总线结构C54x内部总线程序/数据总线外设总线到存储器到内核到外设D(15-0)A(15-0)22C54xDSP的总线结构CentralArithmeticLogicUnitEXTERNALMEMORYMUXINTERNALMEMORYMUXESPALUSHIFTERBTMACAPCCNTLECDARs计数逻辑2

8、3程序总线(PB)传送从程序存储器来的指令代码和立即数。三组数据总线(CB，DB和EB)连接各种元器件，如CPU、数据地址产生逻辑、程序地址产生逻辑，