欢迎来到天天文库
浏览记录
ID：39682182
大小：877.47 KB
页数：6页
时间：2019-07-09
《3-8译码器Verilog仿真与实现》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、思考题解答思考题：VerilogHDL语言设计一个3线8线译码器。要求：首先定义一个3输入与门；然后以3输入与门为基础设计一个3线8线译码器。解答步骤一建立Quartus工程，作业中选择了与Altera公司提供的DE1开发板相对应的FPGA器件型号，如下图：步骤二使用VerilogHDL完成硬件设计，设计代码如下：6调试结果如下图所示：步骤三引脚分配情况如下图：6步骤四RTL视图如下所示：6步骤五构建波形文件，testbench如下图所示：6步骤六modelsim仿真波形如下图所示：6收获与心得体会现代电子
2、技术的核心是EDA技术。它依靠功能强大的电子计算机，在自己的工具软件平台上，对以硬件描述语言（HDL）为系统逻辑描述手段完成设计的文件，自动地完成编辑、化简、分割、综合、优化、仿真，直至下载到可编辑逻辑器件CPDL/FPGA或者专用集成电路ASIC芯片中，实现既定的电子电路设计功能。该项技术极大地提高了电子电路设计效率，缩短了设计周期，节省了设计成本。本次思考题运用VerilogHDL的文本输入语言和设计功能，完成VerilogHDL语言设计的3线-8线译码器设计。在实现的过程中，通过对Quartus11.
3、0软件的运用，对相关知识有了更深的认识。相信在以后的不时练习后，我能充分的掌握该软件的使用方法和技巧。6
此文档下载收益归作者所有
