实验三 3-8译码器仿真及实现

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1、实验三3-8译码器仿真及实现一、实验目的和要求本次实验使用Verilog硬件描述语言在DE1开发平台上设计一个基本组合逻辑电路3-8译码器，并完成功能仿真和时序仿真。二、实验环境1、PC机，Pentium42.0G以上，内存1G以上，硬盘500G以上，1024×768彩显，USB接口，网络接口，串口。2、友晶DE1开发板和相关配件。3、软件：WindowsXP或者Windows7操作系统，DE1配套光盘。三、实验内容1、编写3-8的Verilog程序。2、构建仿真波形文件，实现QuartusII

2、的功能仿真和时序仿真。3、下载设计到DE1，观察译码输出。四、实验步骤1、建立Quartus工程：1）打开QuartusII工作环境。2）点击菜单项File->NewProjectWizard帮助新建工程。3）输入工程目录、工程文件名以及顶层实体名。自己起名字，例如学号加38等。注意：输入的顶层实体名必须与之后设计文件的顶层实体名相同，默认的顶层实体名与工程文件名相同，本类实验均采用这种命名方法以便于管理。不要使用QuartusII的根目录作为工程目录。4）添加设计文件。如果用户之前已经有设计文

3、件（比如.v文件）。那么直接添加相应文件，如果没有完成的设计文件，点击Next之后添加并且编辑新的设计文件。5）选择设计所用器件。由于本次实验使用Altera公司提供的DE1开发板，用户必须选择与之相对应的FPGA器件型号，如下图：6）设置EDA工具。设计中可能会用到的EDA工具有综合工具、仿真工具以及时序分析工具。本次实验中不使用这些工具，因此点击Next直接跳过设置。7）查看新建工程总结。在基本设计完成后，QuartusII会自动生成一个总结让用户核对之前的设计，确认后点击Finish完成新

4、建。8）培养良好的文件布局。QuartusII默认把所有编译结果放在工程的根目录，为了让QuartusII像VisualStudio等IDE一样把编译结果放在一个单独的目录中，需要指定编译结果输出路径。点击菜单项Assignments->Device，选中CompilationProcessSettings选项卡，勾上右边的SaveProjectoutputfilesinspecifieddirectory，输入路径(一般为根目录下建立的debug或者release子目录)。1、使用Verilo

5、gHDL完成硬件设计添加所需设计文件。本次实验通过VerilogHDL来描述所设计的硬件，因此要添加Verilog设计文件到工程文件中去。1）点击菜单项File->New、点击图标或者使用快捷键Ctrl+N新建一个设计文件，选择VerilogHDLFile，点OK。2）输入硬件描述。QuartusII环境提供的文本编辑器中输入用户设计的硬件描述语言，在本次实验设计的是开关状态通过LED反映出来，输入代码如下。保存文件时注意和模块名相同。3）全编译文件。点击菜单项Processing->start

6、compilation、点击图标或使用CTRL+L执行全编译。4）配置引脚。本实验还是利用DE1光盘中默认的引脚配置文件。该文件名为DE1_pin_assignments.csv，导入该文件。5）点击PinPlanner图标，查看引脚分配状况。6）完成分配引脚后，点击菜单项Processing->startcompilation、或点击图标或使用CTRL+L执行全编译，生成sof目标文件，注意观察警告或错误信息。1、构建波形文件为了检查设计是否在理论上达到预期功能，要进行仿真，不考虑实际物理特性

7、的是功能仿真，考虑实际时序特性的就是时序仿真了。首先要创建仿真输入波形文件。仿真时需要对顶层实体的输入管脚提供激励信号，在Quartus软件中可以通过波形文件方便的输入。1）点击菜单项File->New->VectorWaveformFile2）添加信号结点。在空波形文件中点击右键，进行选择。1）自己摸索波形面板和信号右键功能，最终构造如下图所示波形：1、仿真点击设置图标，在simulatorsetting中选取仿真类型，依次进行功能仿真和时序仿真，注意功能仿真前要在Processing菜单中创

8、建功能仿真网表文件。截取两种仿真结果图片，粘贴在以下位置。图一功能仿真图二时序仿真1、下载到DE1将设计下载在FPGA中。点击菜单项Tools->Programmer或者点击图标打开程序下载环境，选取刚才产生的.sof文件进行下载。最终调试，在DE1实验板上，扳动SW0～SW2开关，观察LEDR0～LEDR7发光二极管的输出状况，分析译码关系。一、实验结果和思考1、逐条解释源程序。moduleDECODE_3_3（SW，LEDR）：定义模块函数DECODE_3_3，其参数为SW，LEDR两个。作