[工学]数字电子技术基础第10章

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1、第10章VHDL硬件描述语言简介10.1概述10.2VHDL程序的基本结构10.3VHDL的基本语法10.4VHDL的主要描述语句10.5有限状态机的设计10.6VHDL语言描述实例10.1概　述VHDL的全称是VHSICHDL(VeryHighSpeedIntegratedCircuitsHardwareDescriptionLanguage)，即超高速集成电路硬件描述语言，它是美国国防部在20世纪80年代初期提出的超高速集成电路研究计划的产物。当时为了降低电子新产品的开发费用，需要一种功能强大、定义严格、可读性好的硬件描述语言作为描述手段，而且希望将所有电

2、子电路的设计意义甚至政府的订货合同都用它来描述，以避免对其做出二义性的解释，因此将这种硬件描述语言称为VHDL。1983年7月，Intermetrics公司、IBM公司、TexasInstruments公司联合组成开发小组，开始提出VHDL，并提出软件环境。1987年,VHDL被IEEE和美国国防部确认为标准硬件描述语言，即IEEE-1076，一般称为VHDL’87版本。1993年进一步修订后，形成了IEEE标准的1076-1993版本。目前，VHDL语言还被确认为美国国防部MIL-STD-454L标准，为美国国防部的工程计划进行的ASIC设计都必须用VHDL来制作文

3、档。VHDL是一种强类型语言，具有丰富的表达能力，能够在各种抽象级别上描述各种复杂的网络，如系统级、印制板级、芯片级、门电路级。VHDL的主要优点如下：(1)覆盖面广，描述能力强，是一种多层次的硬件描述语言。设计者的原始描述可以是非常简练的行为描述，经过层层细化求精，最终成为电路级描述或版图参数描述，整个过程都可以在VHDL的环境下进行。(2)设计方法灵活。VHDL支持各种模式的设计方法，如自顶向下和自底向上或层次化的设计。VHDL语言具有很强的电路描述和建模功能，它可以采用多种不同的方式和从多个层次对电路进行描述，因而简化了硬件设计工作，提高了设计效率。(3)模

4、型可共享。VHDL语言已经成为一种通用的工业标准，可以在不同的设计环境和系统平台中使用，设计结果便于共享和复用。(4)设计生命周期长。VHDL的硬件描述与工艺无关，因此可以脱离工艺与器件结构进行设计，同时也不会因为工艺的改变而使描述过时。10.2VHDL程序的基本结构一个完整的VHDL语言程序通常包含设计实体(entity)、结构体(architecture)、配置(configuration)、库(library)和程序包(package)五个部分。VHDL把一个电路模块看做一个单元，对任何一个单元的描述包括接口描述和内部特性描述两个部分。接口描述称为设计实体，

5、它提供该单元的公共信息，例如名称、端口等；内部特性描述称为结构体，它定义单元的内部操作特性。例如，一个半加器可以描述如下：上面这段描述中（黑体字为关键字），前面三行是库和程序包的调用。实体包含在entityhalfadder和endhalfadder之间，halfadder是实体名。实体描述的是端口信号，即输入输出引脚，其中a、b是输入端口，sum、carry是输出端口。结构体包含在architecturebehavior和endbehavior之间，它描述了该单元的操作行为。behavior是结构体名，该结构体描述中“<=”是信号赋值。在VHDL中，一个单元只有

6、一个设计实体，而结构体的个数可以不限，一个设计实体和某一特定的结构体合起来共同定义一个单元。10.2.1实体实体（entity）用来描述设计单元的名称和端口信息，其一般语句格式如下：entity实体名is类属参数说明端口说明end实体名；1．实体名实体名称的命名由设计者自定，一般根据相应电路的功能来确定。但是应注意，实体名不能以数字开头，也不能用EDA工具库中已定义好的元件名作为实体名。2．类属参数类属参数(generic)说明必须放在端口说明之前，用于指定参数的大小、实体中子元件的数目及实体的定时特性等。例如，一个2选1数据选择器的端口描述如下：en

7、titymuxisgeneric(m:time:=1ns);port(d0,d1,sel:instd-logic;q:outstd－logic);endmux;其中，generic引导的是类属参数说明语句，它定义了延时时间为1ns。3．端口端口(port)说明是对设计实体与外部接口的描述，即说明外部引脚信号的名称，数据类型和输入、输出方向，一般格式如下：port（端口名：方向数据类型名;…端口名：方向数据类型名）；(1)端口名是赋予每个外部引脚的名称，通常用一个或几个英文字母或英文字母加数字命名。(2)端口方向用来定义外部引脚的