《vhdl状态机》ppt课件

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1、可编程逻辑器件及应用第5章VHDL状态机用VHDL可以设计不同表达方式和不同实用功能的有限状态机，这些有限状态机的VHDL描述都具有相对固定的语句和程序表达方式，只要我们把握了这些固定的语句表达部分，就能根据实际需要写出各种不同风格的VHDL有限状态机。　　有限状态机可以描述和实现大部分时序逻辑系统。与基于VHDL的其他设计方案或者与使用CPU编制程序的解决方案相比，有限状态机都有其难以超越的优越性。(1)有限状态机是纯硬件数字系统中的顺序控制电路，具有纯硬件电路的速度和软件控制的灵活性。(2)由于有限状态机的结构模式相对简单，设计方案相对固定，特别是

2、可以定义符号化枚举类型的状态，这一切都为VHDL综合器尽可能发挥其强大的优化功能提供了有利条件。而且，性能良好的综合器都具备许多可控或自动的专门用于优　化有限状态机的功能。(3)有限状态机容易构成性能良好的同步时序逻辑模块，这对于解决大规模逻辑电路设计中令人深感棘手的竞争冒险现象无疑是一个上佳的选择。为了消除电路中的毛刺现象，在有限状态机设计中有多种设计方案可供选择。(4)与VHDL的其他描述方式相比，有限状态机的VHDL表述丰富多样，程序层次分明，结构清晰，易读易懂，在排错、修改和模块移植方面也有其独到之处。(5)在高速运算和控制方面，有限状态机更有其

3、巨大的优势。由于在VHDL中，一个有限状态机可以由多个进程构成，一个结构体中可以包含多个有限状态机，而一个单独的有限状态机(或多个并行运行的有限状态机)以顺序方式所能完成的运算和控制方面的工作与一个CPU的功能类似。因此，一个设计实体的功能便类似于一个含有并行运行的多CPU的高性能系统的功能。与采用CPU硬件系统，通过编程设计逻辑系统的方案相比，有限状态机的运行方式类似于CPU，而在运行速度和工作可靠性方面都优于CPU。　　就运行速度而言，由有限状态机构成的硬件系统比CPU所能完成同样功能的软件系统的工作速度要高出三至四个数量级。CPU和有限状态机均靠

4、时钟节拍驱动，由于存在指令读取、译码的过程，因此常见的CPU的一个指令周期须由多个机器周期构成，一个机器周期又由多个时钟节拍构成；且每条指令只能执行简单操作，一个含有运算和控制的完整设计程序往往需要成百上千条指令。相比之下，有限状态机状态变换周期只有一个时钟周期，每个状态之间的变换是串行方式的，但每个状态下的过程处理可以采取并行方式，在一个时钟节拍中完成多个操作。　　就可靠性而言，有限状态机的优势也是十分明显的。CPU本身的结构特点与执行软件指令的工作方式决定了任何CPU都不可能获得圆满的容错保障。有限状态机系统是由纯硬件电路构成的，不存在CPU运行软

5、件过程中许多固有的缺陷。有限状态机的设计中能使用各种完整的容错技术，可避免大部分错误，即便发生运行错误，由于有限状态机运行速度上的优势，进入非法状态并从中跳出，进入正常状态所耗的时间通常只有二三个时钟周期，约数十纳秒，尚不足以对系统的运行构成损害；而CPU通过复位方式从非法运行方式中恢复过来，耗时达数十毫秒，这对于高速高可靠系统显然是无法容忍的。应用VHDL设计有限状态机的具体步骤如下：(1)根据系统要求确定状态数量、状态转移的条件和各状态输出信号的赋值，并画出状态转移图。(2)按照状态转移图编写有限状态机的VHDL设计程序。(3)利用EDA工具对有限状

6、态机的功能进行仿真验证。5.1状态机设计相关语句5.1.1类型定义语句TYPE数据类型名IS数据类型定义OF基本数据类型;或TYPE数据类型名IS数据类型定义;TYPEst1ISARRAY(0TO15)OFSTD_LOGIC;TYPEweekIS(sun，mon，tue，wed，thu，fri，sat);TYPEm_stateIS(st0，st1，st2，st3，st4，st5);SIGNALpresent_state，next_state:m_state;TYPEBOOLEANIS(FALSE，TRUE)；5.1状态机设计相关语句5.1.1类型定义语句

7、TYPEmy_logicIS('1'，'Z'，'U'，'0');SIGNALs1:my_logic;s1<='Z';SUBTYPE子类型名IS基本数据类型RANGE约束范围;SUBTYPEdigitsISINTEGERRANGE0to9;5.1状态机设计相关语句5.1.2状态机的优势1．状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点；2．由于状态机的结构相对简单，设计方案相对固定；3、状态机容易构成性能良好的同步时序逻辑模块；4、与VHDL的其他描述方式相比，状态机的VHDL表述丰富多样、程序层次分明，结构清晰，易读易懂；在排错、修改和模块移植方面也

8、有其独到的好处；5、在高速运算和控制方面，状态机更有其巨大的优势。6、高可靠性。