《数字电子技术》ppt课件

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1、4.5.1同步时序逻辑电路设计的一般步骤4.5.2同步时序逻辑电路设计举例返回结束放映4.5同步时序逻辑电路的设计7/15/20211复习同步计数器的分析方法、步骤？7/15/202124.5.1同步时序逻辑电路设计的一般步骤时序逻辑电路设计是分析的逆过程,它是根据一定的设计要求，选择适当的逻辑器件设计出符合要求的逻辑电路的过程。本节仅介绍用门电路及触发器设计同步时序逻辑电路的方法，这种设计方法的基本指导思想是用尽可能少的时钟触发器和尽可能少的连线来实现设计要求。设计同步时序逻辑电路的一般步骤如图4.4.1所示。7/15/202134.5.2同步时序逻辑电路设计举例计数器是典型

2、的时序逻辑电路，它的设计具有普遍性，我们以同步计数器为例来讲述同步时序逻辑电路的设计过程。同步计数器设计的一般步骤为：1.分析设计要求，确定触发器数目和类型；2.选择状态编码；3.求状态方程，驱动方程；4.根据驱动方程画逻辑图；5.检查能否自启动。7/15/20214[例4.4.1]设计一个8421码十进制计数器。（1）确定触发器数目及类型十进制数计数器需要选用十个状态作为一个计数循环，计数长度M=10，因此要求2n≥10，则n=4，至少要4个触发器组成计数器。为了使设计出的电路最简单，选择4个触发器组成计数器，并选用JK触发器。（2）选择状态编码四个触发器共有十六种状态组合，

3、我们可以从中选出十种作为十进制计数循环，分别用S0~S9表示。选择的方案有多种，根据题意应选择8421编码，即（取排列顺序为Q3Q2Q1Q0）S0=0000，S1=0001，S2=0010，S3=0011，S4=0100，S5=0101，S6=0110，S7=0111，S8=1000，S9=1001。根据选取的状态画状态图，如图4.4.4所示。7/15/20215（3）求状态方程、输出方程、驱动方程状态方程是描述计数器次态与现态关系的方程，次态Qn+1和输出CO是以现态Qn为变量的函数。为了获得这个函数关系，我们可以首先根据状态图画卡诺图，如图4.4.5所示。7/15/2021

4、6（4）画逻辑图根据驱动方程画逻辑图如图表4.4.6所示。7/15/20217（5）检查是否具有自启动能力将各个无效状态（1010、1011、1100、1101、1110、1111）依次代入状态方程和输出方程进行计算，得无效状态转换表，如表4.4.1所示。表4..4.1表明，计数器的无效状态可以转入有效状态，计数器具有自启动能力。7/15/202185.1.1用门电路构成的施密特触发器5.1.2集成施密特触发器及其应用5.1施密特触发器返回结束放映第5章脉冲波形的产生与变换7/15/20219复习触发器有什么特点？请画出与非门实现的基本RS触发器的电路图。请列出基本RS触发器的

5、功能表。什么叫现态？次态？基本RS触发器的触发方式？7/15/202110第5章脉冲波形的产生与变换脉冲信号：指突然变化的电压或电流。脉冲电路的研究重点：波形分析。数字电路的研究重点：逻辑功能。获得脉冲波形的方法主要有两种：1．利用脉冲振荡电路产生；2．是通过整形电路对已有的波形进行整形、变换，使之符合系统的要求。7/15/202111以下主要讨论几种常用脉冲波形的产生与变换电路：（功能、特点及其主要应用简介）1.施密特触发器：主要用以将非矩形脉冲变换成上升沿和下降沿都很陡峭的矩形脉冲；2.单稳态触发器：主要用以将脉冲宽度不符合要求的脉冲变换成脉冲宽度符合要求的矩形脉冲；3.多

6、谐振荡器：产生矩形脉冲；4.555定时器。7/15/202112主要用途：把变化缓慢的信号波形变换为边沿陡峭的矩形波。特点：⑴电路有两种稳定状态。两种稳定状态的维持和转换完全取决于外加触发信号。触发方式：电平触发。⑵电压传输特性特殊，电路有两个转换电平（上限触发转换电平UT+和下限触发转换电平UT－）。⑶状态翻转时有正反馈过程，从而输出边沿陡峭的矩形脉冲。返回5.1施密特触发器7/15/2021135.1.1用门电路构成的施密特触发器返回1.电路组成两个CMOS反相器，两个分压电阻。用集成门电路构成的施密特触发器（a）电路（b）逻辑符号7/15/2021142.工作原理（1）工

7、作过程设CMOS反相器的阈值电压UTH=VDD/2，输入信号uI为三角波。7/15/202115当uI=0V时，G1截止、G2导通，输出为UOL，即uO=0V。只要满足uI1＜UTH，电路就会处于这种状态（第一稳态）。当uI上升，使得uI1=UTH时，电路会产生如下正反馈过程：7/15/202116电路会迅速转换为G1导通、G2截止，输出为UOH，即uO=VDD的状态（第二稳态）。此时的uI值称为施密特触发器的上限触发转换电平UT+。显然，uI继续上升，电路的状态不会改变。7/15/2021