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《URAT VHDL语言程序与仿真》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、URATVHDL程序------仿真。1.顶层程序与仿真（1）顶层程序--文件名：top.vhd。--功能：顶层映射。--最后修改日期：2004.3.24。libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitytopisPort(clk32mhz,reset,rxd,xmit_cmd_p_in:instd_logic;--总的输入输出信号的定义rec_ready
2、,txd_out,txd_done_out:outstd_logic;txdbuf_in:instd_logic_vector(7downto0);--待发送数据输入rec_buf:outstd_logic_vector(7downto0));--接收数据缓冲endtop;architectureBehavioraloftopiscomponentrecieverPort(bclkr,resetr,rxdr:instd_logic;r_ready:outstd_logic;rbuf:outstd_logic_ve
3、ctor(7downto0));endcomponent;componenttransferPort(bclkt,resett,xmit_cmd_p:instd_logic;txdbuf:instd_logic_vector(7downto0);txd:outstd_logic;txd_done:outstd_logic);endcomponent;componentbaudPort(clk,resetb:instd_logic;bclk:outstd_logic);endcomponent;signalb:st
4、d_logic;beginu1:baudportmap(clk=>clk32mhz,resetb=>reset,bclk=>b);--顶层映射u2:recieverportmap(bclkr=>b,resetr=>reset,rxdr=>rxd,r_ready=>rec_ready,rbuf=>rec_buf);u3:transferportmap(bclkt=>b,resett=>reset,xmit_cmd_p=>xmit_cmd_p_in,txdbuf=>txdbuf_in,txd=>txd_out,txd
5、_done=>txd_done_out);endBehavioral;（2）程序仿真仿真波形图如图8.8.5所示。图8.8.5仿真波形2.波特率发生器程序与仿真（1）波特率发生器VHDL程序--文件名：baud.vhd.--功能：将外部输入的32MHz的信号分成频率为153600Hz的信号。--最后修改日期：2004.3.24。libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.
6、ALL;entitybaudisPort(clk,resetb:instd_logic;bclk:outstd_logic);endbaud;architectureBehavioralofbaudisbeginprocess(clk,resetb)variablecnt:integer;beginifresetb='1'thencnt:=0;bclk<='0';--复位elsifrising_edge(clk)thenifcnt>=208thencnt:=0;bclk<='1';--设置分频系数elsecnt:
7、=cnt+1;bclk<='0';endif;endif;endprocess;endBehavioral;（2）程序仿真仿真波形如图8.8.6所示。图8.8.6波特率发生器的仿真波形3.UART发送器程序与仿真（1）UART发送器VHDL程序--文件名：transfer.vhd。--功能：UART发送器。--说明：系统由五个状态（x_idle,x_start,x_wait,x_shift,x_stop）和一个进程构成。--最后修改日期：2004.3.24。libraryIEEE;useIEEE.STD_LOGI
8、C_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitytransferisgeneric(framlent:integer:=8);Port(bclkt,resett,xmit_cmd_p:instd_logic;--定义输入输出信号txdbuf:instd_logic_ve
