实验七综合实验数字时钟设计

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1、实验七综合实验数字时钟设计一、□的:1.了解时钟的显示设计原理及其特性。2.设计一个时钟的电路，并以七节显示器扫描显示时间。3.口行以CPLD数字开发实验系统验证所设计电路的正确性。二、电路图:（整休图）I0V>QSa[0..6]qb[2・.a)QB0[2』]QB0[3』]rcooj3UT6>0VRCOO][3]xeSEUENUOUTPUT>QSb[0..6]xsSEUENUOUTPUT…「••••••••••••••••••••••••••••••>QFd引0..61D[3・•0]S[O.・6]oJ2JLSEUEN-UTMI

2、-fhllf二W二…二*Dc3・・021SrO.•6]>WMblU..bl202（接上图）三、实验器配置图：四、实验步骤：1.建立一个名为D_clock的新项目，并在MAX+plusII编辑环境中,以AHDL及语言VHDL设计一个可以让七段显示器显示时间的程序，顶层gdf文件如以上图所示。木设计包括5个小的程序模块：cout60_v.vhd（60进制计数器），coutl2_v.vhd（12进制计数器）,demulti4_l.tdf（4・1数据分配器）,divided.tdf（20M的分频器，得到1Hz的频率）,seven_v.vhd（4-7M示译码器），分别设计并生成sys符号

3、文件,再建立顶层的D.clock.gdf文件。（注意，所有文件都要在同一文件夹里保存）。2•用VHDL语言实现60进制计数器。建立一个名为count—60.vhd的新文件，并在quarutsII文字编辑器中，以VHDL语言来设计程式，图为计数器的VHDL代码。LIBRARYIEEE;useIEEE・STD_LOG：IC_1164.ALL;USEIEEE・STD【LOG：IC[UNS：IGNED.ALL;SENTITYcount^OIS_SPORT(clkzldnzclrnzen:INSTD_LOGIC;Da:inSTD_LOGIC_VECTOR(3dovnto0);Db:inS

4、TD_LOGIC_VECTOR(2downto0);8Qa:outSTD_LOGIC_VECTOR(3downto0）；9Qb:outSTD^LOGIC^VECTOR(2downto0）；10rco:outSTDLOGIC);11ENDcount60;12SARCHITECTUREfunOFcount_60IS13HBEGIN一14HPROCESS(elk)15variabletmpa:STD_LOGIC_VECTOR(3downto0）；16variabletmpb:STD^LOGIC^VECTOR(2downto0）；17BEGIN一一18SIF(clrn='O')THEN

5、tmpb:=r,000r,;tinpa:=r,0000r,;19HELSe

6、20HIF(elk1eventandclk='1')THEN21Hifldn=101thentinpa:=Da;tinpb:=Db;22Helsifen='1'THEN23HIF(tinpa=r,1001r,)THEN24tmpa:=rr0000rr;25SIF(tmpb=r,101r,)THENtmpb:=r,000rr•26Helsetinpb:=tinpb+l;27endif;28Selsetinpa:=tinpa+l;29ENDIF;30ENDIF;31ENDIF;32ENDIF;33Qa<=t

7、inpa;Qb<=tinpb;34rco<=tmpb(0)andtmpb(2)andtmpa(0)andtmpa(35ENDPROCESS;36ENDfun;anden;其屮c1k为时钟输入端（上升沿触发），1dn为置数控制端（低电位有效）,c1rn为异步清零端，en为计数使能端，Da、Db为置数输入端口，Qa、Qb为计数输出端口，rco为进位端。存储、检查及编译。创建元件符号。创建波形文件，设定合适的端口信号，仿真元件的波形。Sinulationnode：Tining±JMasterTimeBar174mJJPorter:5208usInterval：5206usStart：

8、U>0J-■•*3I»5・6T谆gU>104142ij>i3C>1445161^17iy1859i>20321322174lkBIclrnB♦nBdnB曰aBOC•DJ3]Bi•D・[2]Bi•DE]Bi-Da[0]BI曰DbB0i•Db⑵BI-Db[l]BI17.4nsbjumrumnrLrmnnjmnjmrumnnjTrLrumrLnjTnnnnnjirumnnjLrumnrmri—r-:l—H0000::!X11C(i.:：i0000J：!：::：:：:：:::：:：::：:：!；IN