VHD语言数字时钟实验设计

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1、河南农业大学课程设计报告设计题目：VHD语言实现数字钟实验报告学院：理学院专业：电子信息科学与技术学号：0708101048班级：07级电科（2）班姓名：贾秋峰电子邮件：716114172@qq.com日期：2011年01月成绩：指导教师：河南农业大学理学院课程设计任务书学生姓名贾秋峰指导教师贾树恒林爱英学生学号0708101048专业电子信息科学与技术题目VHD语言实现数字钟实验报告任务与要求一、设计实验说明：1、数字时钟主要由：分频器、扫描显示译码器、六十进制计数器（或十进制计数器与6进制计数器组成）、六十进制计数器（或十进制计数器与6进制计数器组

2、成）、十二进制计数器（或二十四进制计数器）电路组成。在整个时钟中最关键的是如何获得一个精确的1HZ计时脉冲，2、数字时钟显示由时（12或24进制任选）、分（60进制）、秒（60进制）组成，利用扫描显示译码电路在六个数码管显示。二、数字时钟组成及功能：1、分频率器：用来产生1HZ计时脉冲；2、十二或二十四进制计数器：对时进行计数3、六十进制计数器：对分和秒进行计数；4、六进制计数器：分别对秒十位和分十位进行计数；5、十进制计数器：分别对秒个位和分个位进行计数；6、扫描显示译码器：完成对7字段数码管显示的控制；三、系统硬件要求：1、时钟信号为5MHz；2、

3、FPGA芯片型号EPM7128LC84—15、EP1K30TC144—3或EP1K100QC208—3（根据实验箱上FPGA芯片具体选择）；3、8个7段扫描共阴级数码显示管；4、按键开关（清零、启动、保持）；四、硬件实现将时序仿真正确的文件下载到实验箱中的EPM7128LC84—15、EP1K30TC144—3或EP1K100QC208—3中，通过合适的管脚分配，将相应的管脚连接起来，验证设计是否完成设计要求；五、要求1、精确显示时、分、秒。2、数字时钟要求：具有对时、分、秒置数功能（利用秒脉冲置数或利用拨码开关、键盘直接置数）；3、能够完成整点报时功

4、能。（选作）开始日期年月日完成日期年月日课程设计所在单位理学院电子科学系VHD语言实现数字钟实验报告一．实验目的在MAX+plusII软件平台上，熟练运用VHDL语言。完成数字时钟设计的软件编程、编译、综合、仿真。使用EDA实验箱，实现数字时钟的硬件功能。了解数字时钟的攻击你工作原理。学习掌握数字时钟的设计方法，会设计比较复杂的数值时钟系统。二．设计要求1、精确显示时、分、秒；数字时钟要求：具有对时、分、秒置数功能（利用秒脉冲置数或利用拨码开关、键盘直接置数）；能够完成整点报时功能。（选作）2、数字时钟主要由：分频器、扫描显示译码器、六十进制计数器（或

5、十进制计数器与6进制计数器组成）、六十进制计数器（或十进制计数器与6进制计数器组成）、十二进制计数器（或二十四进制计数器）电路组成。在整个时钟中最关键的是如何获得一个精确的1HZ计时脉冲。三、系统硬件要求（1）、时钟信号为5MHz；（2）、FPGA芯片型号EPM7128LC84—15、EP1K30TC144—3或EP1K100QC208—3（根据实验箱上FPGA芯片具体选择）；(3)、8个7段扫描共阴级数码显示管；(4)、按键开关（清零、启动、保持）；四、实验原理1、本实验运用VHD语言设计时钟计数器,理解其内部原理与模块设计数字时钟组成及功能：（1）

6、、分频率器：用来产生1HZ计时脉冲；（2）、十二或二十四进制计数器：对时进行计数（3）、六十进制计数器：对分和秒进行计数；（4）、六进制计数器：分别对秒十位和分十位进行计数；（5）、十进制计数器：分别对秒个位和分个位进行计数；（6）、扫描显示译码器：完成对7字段数码管显示的控制；实验原理图如下:图9-1（Clock.gdf）2、CPLD设计过程设计输入数字钟对4MHz时钟做4000000分频产生秒时钟，以秒时钟为时基做秒、分、时计数电路，将各计数值经7段译码在5只LED数码管上显示出来。同步计数器模4000000模60(秒)同步计数器LED数码显示管L

7、ED7段译码器晶体振荡器模60(分)同步计数器模12(时)同步计数器程序设计的顶层图如下：五、实验步骤1．单元电路设计第一部分数字钟（1）4MHz分频器gate4通过编程实现，设晶振产生的信号为4MHz，要求输出1Hz时钟信号，则分频数为4M，需要22位计数器。用VHD语言设计的文本文件如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitygate4isport(CLK:instd_logic;sgate:outstd_logic;slock:out

8、std_logic);endgate4;architecturearc_gate4ofgate