verilog计数器设计实验

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1、代码moduleCNT10(CLK,RST,EN,LOAD,COUTQOUT,DATA);inputCLK,EN,RST,LOAD;input[3:0JDATA;output[3:0]DOUT;outputCOUT;reg[3:0]QI;assignDOUT=QI;always@(posedgeCLKornegedgeRST)beginif(!RST)Ql<=0;elseif(EN)beginif(!LOAD)Q1<=DATA;elseif(Ql<9)Q1<=Q1+1;elseQI<=4'b0000;endendalways@(Q1)if(Ql==4*

2、h9)COUT=Tbl;elseCOUT二1'bO;endmodule波形图li色ElieKillDtfQ•~3M•®兰❷QCNT10qS*«bMmiMB.$utmtrdUaRTL心得体会：说真的刚开始打算设讣时不是很自信。但最终还是做出来了，觉得和做任何事情都一样要有勇气尝试。做实验先确定目的，遇到复杂的问题的时候，不要轻易放弃,学会分步完成。实在不懂，耍么和同学讨论完成，还可以共同进步；要么问老师。编写源程序有很多需要注意的地方，虽然在原理上与数字钟大同小异，但是在很多细节上还是有很大的改动，一开始时出现了比较多的错误，另白己有些灰心，但有觉心有不

3、甘，参阅了教材，经过努力终于将问题一一解除，成功的完成了实验设计。觉得很开心。