EDA——基于VHDL的数字秒表

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1、DEA技术应用一一数字秒表孙彦楠通信一班0942051201摘要停止和启动功能可以通过计时使得信号完成。信号有效时正常计时，否则没有脉冲输入到计数器，从而停止计时。只为一旦按下复位清零开关数字秒表就无条件清零，因此其优先级必须高于计时使能信号。关键字EDAVHDL数字秒表精度计时复位概述秒表是人们口常生活中常用的测时仪器，它能够简单地完成计时、清零等功能。本文的秒表能够精确到0.01秒，來反映计时时间，并对以完成复位和计时功能。最大范圉为1小时。设置了暂停和继续功能，可清零。方案设计1/100秒、秒、分等计时单位之间的进

2、位转换可以通过不同进制的计数器实现，分别设计十进制计数器和六进制计数器，每位计数器均能输出相应计时单位计数结果，其中，十进制计数器可以实现以0.01秒、0.1秒、1秒和1分为单位的计数，六进制计数器可以实现以10秒、10分为单位的计数。把各级计数器级联，即可同时百分秒，秒和分钟。停止和启动功能可以通过计时使得信号完成。信号有效时正常计时，否则没有脉冲输入到讣数器，从而停止计时。只为一旦按下复位清零开关数字秒表就无条件清零，因此其优先级必须高于计时使能信号。ClkO是周期为0.02的时钟脉冲,clrO为复位清零信号，en为

3、计时使能信号,dataout[23..,0]为输出信号，以不同的时钟计数时钟周期对应的输出信号dataout[3...0]0.01秒dataout[7...4]0.1秒dataout[11...8]1秒dataout[15...12]10秒dataout[19...16]1分dataout[23...20]10分周期为单位的计数器所对应的输出信号。COUNTSO丄LCOena2COUNT10clko1nACc3--0J—ooena数字秒表的实现主要依赖丁•两个计数器模块的设计；十进制计数器和六进制计数器。1在两个计数器中

4、，除了计数的进制不同之外，其余输入和输出信号均有相同的含义。其中，elk为时钟脉冲信号，计数器的状态在时钟上升沿发生改变；clr为复位清零信号，高电平有效；ena为计数使能信号，高电平有效；q[3...O]为计数输出信号，输出计数器当前的值；co为进位输出信号，当计数器满吋，产生进位，高电平有效。1十进制计数器模块的实现libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycountlOisport(elk:instd_lo

5、gic;clr:instdjogic;ena:instdjogic;q:outstd_logic_vector(3downto0);co:outstdjogic);endcountlO;architecturertlofcountlOissignaltmp:std」ogic_vector(3downto0);beginprocess(clk,clr,ena)beginifclr='l'thentmp<=,,0000H;elsifclk'eventandclk=,l'thenifena='l,theniftmp=H1001

6、Hthentmp<=,,OOOOn;elsetmp<=tmp+,l,；endif;endif;endif;ednprocess;process(tmp)beginiftmp=n0000"thenco<=,l,;elseco<=,0,;endif;endprocess;q<=tmp;endrtl;仿真波形图ir-dk1Hanoi

7、0Cnt100Oiw»l

8、muuuuuiJwinnnnnnnjinjuuinjiJuumuinjiniiJwuuuuwmnnwrL_nnii_r_厂_n__n__r厂r厂r厂rrr厂nrrnrrmnnnnLTirirwnnnnnnnnnnrnnnnnnnnnnnnnnnmnnnrnnIl_JTn2六进制计数器模块的实现libraryieee;useieee.std」ogic_1164.all;useieee.std_logic_unsigned.all;entitycount6isport(elk:instd_logic;clr:instd_l

9、ogic;ena:instd_logic;q:outstd」ogic_vector(3downto0);co:outstdjogic);endcount6;architecturertlofcount6issignaltmp:std_logic_vector(3downto0);beginprocess(clk,cl