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1、课程课程设计（综合实验）报告课程设计(综合实验)报告(2014--2015年度第1学期)名称：VHDL语言与数字系统设计题目：电子秒表院系：班级：学号：学生姓名：指导教师：陈晓梅设计周数：2周成绩：日期：2015年1月23日1课程课程设计（综合实验）报告目录一、课程设计(综合实验)的目的与要求1二、设计（实验）正文2三、课程设计（综合实验）总结或结论5四、参考文献6附录（设计流程图、程序、表格、数据等）71课程课程设计（综合实验）报告一、课程设计(综合实验)的目的与要求1．目的1.1学习使用VHDL语言，以及EDA芯片的下载仿真。1.2掌握较为复杂的逻辑设计和调试。1.
2、3学习用原理图+VHDL语言设计逻辑电路。1.4掌握Quartues软件的使用方法。2．实验要求2.1设计一块电子秒表，能够精确反映计时时间。2.2秒表计时的最大范围为1小时，精度为0.01秒，秒表可得到计时时间的分、秒、0.1秒等量度。2.3当复位清零有效时，秒表清零并做好计时准备。2.4设置秒表的启动/停止开关11课程课程设计（综合实验）报告二、设计（实验）正文1设计过程1.1十进制计数器十进制计数器就是输入一个时钟脉冲计一个数，技术当前值通过4位输出端口输出。当计数到九且再来一个脉冲时计数输出清零，且进位端给出高电平。再来脉冲继续计数，进位端清零。计数只有在使能端
3、为1时有效，否则保持。部分源程序及说明：BEGIN--当clk，clr，ena信号发生变化时，启动计数功能IFclr='1'THEN--复位清零信号有效tmp<="0000";--任何时刻都将计数器清零ELSIFclk'EVENTANDclk='1'THEN--时钟上升沿IFena='1'THEN--允许计数IFtmp="1001"THEN--计数器满tmp<="0000";ELSEtmp<=tmp+'1';--计数器加1eNDIF;ENDIF;ENDIF;ENDPROCESS;PROCESS(tmp)--当计数器发生变化时，启动输出功能BEGINIFtmp="0000
4、"THEN--计数器状态为0时co<='1';--进位输出信号有效ELSEco<='0';--否则，为0ENDIF;ENDPROCESS;q<=tmp;--输出计数器的值ENDrtl;1.2六进制计数器六进制计数器就是输入一个时钟脉冲计一个数，技术当前值通过4位输出端口输出。当计数到六且再来一个脉冲时计数输出清零，且进位端给出高电平。再来脉冲继续计数，进位端清零。计数只有在使能端为1时有效，否则保持。11课程课程设计（综合实验）报告部分源程序及说明：PROCESS(clk,clr,ena)BEGINIFclr='1'THENtmp<="0000";ELSIFclk'EV
5、ENTANDclk='1'THENIFena='1'THENIFtmp="0101"THEN--计数器到6，计数器满tmp<="0000";ELSEtmp<=tmp+'1';ENDIF;ENDIF;ENDIF;ENDPROCESS;1.3顶层模块设计将十进制计数模块与六进制模块通过例化，级联在一起，得到电子秒表例化程序说明：BEGIN--原件例化语句，通过计数器的级联实现数字秒表U1:cnt10PORTMAP(clk0,clr0,en,dataout(3downto0),co1);U2:cnt10PORTMAP(co1,clr0,en,dataout(7downto4)
6、,co2);U3:cnt10PORTMAP(co2,clr0,en,dataout(11downto8),co3);U4:cnt6PORTMAP(co3,clr0,en,dataout(15downto12),co4);U5:cnt10PORTMAP(co4,clr0,en,dataout(19downto16),co5);U6:cnt6PORTMAP(co5,clr0,en,dataout(23downto20));ENDrtl;2.仿真结果2.1十进制计数器仿真结果11课程课程设计（综合实验）报告2.2六进制计数器仿真结果2.3顶层模块仿真结果2.4启动/停止与清零
7、功能说明：在8.0ns到9.5ns时，清零信号为高电平1有效，清零功能触发，秒表清零，在15ns到18ns时，使能信号为低电平0，此时不再继续计数，即暂停功能触发。11课程课程设计（综合实验）报告三、课程设计（综合实验）总结或结论1.结论：这次课程设计是要求用EDA技术中的QuartusⅡ6.0作为开发工具,设计一个简单的电子秒表，秒表的时钟信号源可由时钟脉冲得到。整个设计分为3个主要模块，十进制计数模块、六进制计数模块和顶层模块。该数字式秒表具有清零功能,能够在计时过程中随时停止计时,恢复到初始状态。且该秒表还有启动/停止功能。实验证明
