DDR2布线指导

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1、DDR2布线指导在现代高速数字电路的设计过程中,工程师总是不可避免的会与DDR或者DDR2打交道。DDR2的工作频率很高,因此,DDR的Layout也就成为了一个十分关键的问题,很多时候,DDR2的布线直接影响着信号完整性。下面本文针对DDR2的Layout问题进行讨论。1、DDR2的信号及分组以上数据取自于Zentel的A3R1GE4CFF1、DDR2的信号及分组DDR2信号分组1数据信号组DQ、DQS、DM,其中每个字节又是内部的一个信道LANE组,如DQ0~DQ7,LDQS,LDQS#,LDM为一个信号组。2地址

2、和命令信号组,包括BA[],ADDR[],RAS#,CAS#,WE#3控制信号组,包括CS#,CKE,ODT4时钟信号组,包括CK,CK#2、印制电路板叠层印制电路板叠层要求1电路板的阻抗控制在50~60ohm,差分线为100~120ohm2填充材料Prepreg厚度可变化范围是4~6mil电路板的填充材料的介电常数一般变化范围是3.6~4.5,它的数值随着频率,温度等因素变化。3FR‐4就是一种典型的介电材料,在100MHz时的平均介电常数为4.2。推荐使用FR‐4作为PCB的填充材料,因为它便宜,更低的吸湿性能,更

3、低的电导性。一般来说:DQ,DQS和时钟信号线选择VSS作为参考平面4,因为VSS比较稳定,不易受到干扰;地址/命令/控制信号线选择VDD作为参考平面,因为这些信号线本身就含有噪声。2、印制电路板叠层4层板叠层示意图2、印制电路板叠层3、端接技术为满足信号完整性要求,信号线往往需要进行端接处理,端接方式分为以下三种串行端接主要应用在负载DDR器件不大于4个的情况下。对于单向的信号来说,例如地址线,控制线,串行端接电阻放置在走线中间或者是信号的发送端,推荐放置在信号的发送端。并行端接,主要应用在负载SDRAM器件大于4个

4、,走线长度>2inch,或者通过仿真验证需要并行端接的情况下。并行端接并行端接电阻Rt取值大约为2Rs,Rt的取值范围为36Ω–56Ω,推荐47Ω(MICRON观点)差分端接适用CK、CK#差分信号3、端接技术SSTL_18电平标准端接示意图3、端接技术差分端接示意图4、布线顺序5、导线宽度和间距Data/Strobe0Data/Strobe1Address/CMDControlClockData/Strobe020mil100mil‐‐250milData/Strobe1100mil20mil‐‐250milAddr

5、ess/CMD‐‐100mil‐100milControl‐‐‐100mil100milClock250mil250mil100mil100mil5mil导线长度要求5、导线宽度和间距相同组内其它DDR2信号非DDR2信号Data/Strobe010mil15mil25milAddress/CMD10mil15mil25milControl10mil15mil25milClock15mil20mil25mil导线间距要求5、导线宽度和间距1)走线宽度:建议20mil以上。VREF走线:2)走线间距:建议25mil以上。

6、3)包地走线:条件允许下。4)去耦电容:尽量靠近IC的管脚处,常用两个数量级电容滤波(100nF和1nF)。1)走线宽度:最小150mil,一般在表层或底层进行孤岛铺铜。2)上拉电阻:常用阻排,通常直接放置在VTT铜皮上并就近打孔。VTT走线:3)去耦电容:每4个电阻(或一个4电阻阻排)放置一个去耦电容,常用0.1uF电容。4)储能电容:在VTT孤岛铜两端各放置两个电容,常用4.7uF和220uF电容。VREF及VTT布线要求6、导线宽度与可承载的电流目前由于成本的原因,PCB面积越来越小化,这给工程师带来很大的挑战,

7、除了考虑电路精简、合理布局、改变元件封装等外,也要考虑走线的宽度,主板上有多组电源,占用不少的面积,如何使电源的走线占用更少面积呢就成为我们一个关注的问题。6、导线宽度与可承载的电流•盎司的概念盎司(OZ)是重量的单位,国际上用单位面积的重量来控制铜皮的厚度,等于将一盎司质量的铜平均分配到一平方英尺的面积上,1盎司=305g/m2±10%,它表示铜皮的厚度等于35微米,1.4mil。PCB銅皮厚度PCB銅皮有厚度之分,有0.5盎司(18um)厚度,1盎司(35um)厚度,2盎司(70um)厚度。需要更高厚度如3盎司、4

8、盎司,线路板厂可以电镀解决。可镀铜、镀银、镀金。一般PCB铜皮的厚度为1盎司,表面完成铜厚度为1.6~2.0mil,即40.6~50.8um(1.16盎司~1.45盎司)。线路板厂家会加上一定的余量。6、导线宽度与可承载的电流通流能力的计算公式如下:0.440.725Imax=K*T*A式中,Imax——最大通流,单位为安培K——

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