第5章时序逻辑集成电路

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1、第5章时序逻辑集成电路5.1计数器基础5.1.1计数器的种类计数器是数字系统中具有记忆功能的一种电路,它用以累计输入脉冲的个数实现计数操作功能.由于触发器具有”记忆”功能,所以利用触发器可以构成各种形式的计数器。计数器在数字系统中的应用十分广泛。如，在电子计算机的控制中，对指令地址进行计数，以便顺序取出下一条指令；在数字仪器中计数器不仅对脉冲个数进行计数，最后还以人们习惯的十进制数的形式显示出结果。除此以外，还经常用作定时，分频和执行运算。总之，计数器几乎为每一种数字设备不可缺少的部分，是现代数字系统中最基本的数字逻辑部件。计数器的种类很多，特点各异。它的主要分类如下：1．按

2、计数器中各个触发器状态转换情况分异步计数器：没有公共时钟脉冲，输入计数脉冲只作用于某些触发器CP端，而其它触发器的的触发信号则由电路内部提供。即各个触发器状态翻转有先有后。同步计数器：各个触发器的状态转换是在同一时钟脉冲（输入计数脉冲）触发下同时发生的，即各个触发器状态的翻转与输入脉冲同步。由于计数脉冲同时加到各个触发器。显然，它的计数速度要比异步计数器快得多。2．按计数进制分二进制计数器：按二进制运算规律进行计数的电路称为二进制计数器。十进制计数器：按十进制运算规律进行计数的电路称为十进制计数器N（任意）进制计数器：指二、十进制计数器之外的其它进制计数器统称为任意进制计数器

3、。如七进制、使十二进制、六十进制计数器等。3．按计数增减分加法计数器：按递增计数规律计数的电路称作加法计数器。减法计数器：按递减计数规律计数的电路称作减法计数器。加/减计数器：在加/减控制信号作用下，即可作加法计数又可作减法计数的电路称作加/减计数器，通常又称可逆计数器.5.1.2异步二进制计数器二进制的一位有两个状态0和1，所以一个双稳态触发器便可以计一位二进制数，图5.1是用JK触发器组成的4位二进制加法计数器的逻辑图，图中低位触发器的Q端接高位触发器的CP端，这样低位由1变0时，给高位触发器一负阶跃脉冲使其翻转。如在计数之前，各触发器都置0，即Q3=Q2=Q1=Q0=0，当

4、计数脉冲到来时，各触发器状态转换及计数情况如表5.1所示。由表可知，第1个脉冲输入后，Q0由0变1，即Q0=1，其它触发器不变。当第2个脉冲过后，Q0由1变0，并产生一个负脉冲，加在FF1的CP端，使FF1翻转，Q1由0变1，FF2、FF3不变。依次类推。当第16个脉冲来到后，4个触发器又复位到0。计数器所累计的脉冲个数可用下式表示：NP=Q3×23+Q2×22+Q1×21+Q0×20图5.1异步二进制计数器表5.14位二进制计数器状态表图5.2是图5.1二进制递增计数器工作波形图。由波形图可以看出，每增加一级触发器，输出脉冲的周期增加一倍，即频率降低一倍。因此一位二进制计数器便

5、是一个二分频器。当触发器的个数为n时，最后一个触发器输出脉冲的频率为输入脉冲频率的1/2n，它能计入的最大脉冲个数为2n-1。图5.2二进制计数器工作波形图5.1.3同步计数器同步计数器是用同一时钟脉冲同时触发所有触发器，现以同步十进制计数器为例加以讨论，图5.3是一8421码同步十进制递增计数器的逻辑图。图5.38421码同步十进制递增计数器该计数器由JK触发器组成，由图可知，各触发器输入端J、K逻辑表达式，即(驱动方程)如下：将上驱动方程代入JK触发器的特性方程，得到状态方程如下：设计数器初始状态为Q3Q2Q1Q0=0000，根据上状态方程，通过计算可以得到各触发器现态下的次

6、态，如表5.2所示，由状态表可以看出，图5.3是8421码同步十进制递增计数器。5.2集成计数器5.2.1集成同步二进制计数器随着集成电路技术的发展，目前已系列生产多种MSI（中规模集成电路）计数器。所谓中规模集成计数器，就是将整个计数器电路全部集成在一个单片上，为了增强集成计数器的适应能力，一般中规模计数器设有更多的附加功能，使用也更方便。实现同步二进制计数的方法很多，一般由n个触发器组成的二进制计数器称为n位二进制计数器，它共有2n=N个有效状态。N称为计数器的模或计数器容量。也称计数器的长度，有时n位二进制计数器也称N（2n=N）进制计数器，如n=3，3位二进制计数器也称

7、为8进制计数器。现有大量现成的中规模集成电路可选用，在此以74LS161集成计数器为例，讨论同步二进制计数器。1.同步二进制计数器74LS161：4位同步二进制计数器74LS161功能表如表5.3所示。表5.374LS161功能表(a)(b)图5.4同步二进制计数器74LS161(a)逻辑符号(b)外引线图74LS161功能及特点如下：（1）74LS161具有异步清“0”功能，即当CR为低电平时，无论其他各输入端的状态如何，各触发器均被置“0”，即该计数器被清“0”，CR也叫