《综合建模与仿真》PPT课件

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1、第七讲综合建模与仿真内容:常用模块建模(设计)实例基于同步状态机的建模(设计)存储器建模仿真平台设计仿真激励信号产生功能仿真实例在数字逻辑系统的设计中,从电路结构来看,基本上可分为组合逻辑电路和时序逻辑电路两大类。1.组合逻辑电路组合逻辑电路的输出只与当时的输入信号有关,而与电路过去的状态无关,也即它的输出完全由输入信号和输出函数决定。在手工设计电路时期,组合逻辑主要设计优化工具是卡若图,在目前EDA时期则是综合工具软件;设计者只需正确描述电路功能,具体电路的优化由综合工具完成。最常用的组合逻辑电路有编码器、译码器、数据选择器、加法器和比较器等。组合逻辑设计

2、实例(a)符号;(b)功能表1)2/4译码器2/4译码器的功能描述1moduledecode2_4(d,s);input[1:0]s;output[3:0]d;reg[3:0]d;always@(s)//电平敏感变量表case(s)2’b00:d<=4’b0001;2’b01:d<=4’b0010;2’b10:d<=4’b0100;2’b11:d<=4’b1000;endcaseendmodule条件S的选项要完备,否则综合工具将综合出意外的锁存器。可用缺省default代替2‘b11。2/4译码器的功能描述2moduledecode2_4(d,s);inp

3、ut[1:0]s;output[3:0]d;reg[3:0]d;always@(s)//电平敏感变量表if(s==2’b00)//if语句实现有优先级,条件要完备d<=4’b0001;elseif(s==2’b01)d<=4’b0010;elseif(s==2’b10)d<=4’b0100;elsed<=4’b1000;endmodule(a)符号;(b)内部逻辑电路2)相等比较器同或:相同为1相等比较器的功能描述modulecompare(f,a,b);input[3:0]a,b;outputf;regf;always@(aorb)//电平敏感变量表if(

4、a==b)//其它关系的比较器?f<=1’b1;elsef<=1’b0;endmodule(a)4选1开关操作;(b)功能表3)4选1多路复用器(多路选择器)多路复用器的功能描述modulemux4_1(F,P,S);input[1:0]S;input[3:0]P;outputF;assignF=(S==2’b00)?P[0]:(S==2’b01)?P[1]:(S==2’b10)?P[2]:P[3];endmodule条件赋值语句F=(条件)?A:B功能:条件为真(1),A=>F,否则B=>F。(a)1∶4DEMUX的操作;(b)功能表4)多路输出选择器多路

5、输出选择器的功能描述moduledecode2_4(p,s,x);input[1:0]s;inputx;output[3:0]p;reg[3:0]p;always@(sorx)//电平敏感变量表case(s)2’b00:p<={3’b0,x};//000x2’b01:p<={2’b0,x,1’b0};//00x02’b10:p<={1’b0,x,2’b0};//0x00default:p<={x,3’b0};//x000endcaseendmodule本例中X是信号5)算术运算电路算术运算电路是能够完成二进制数运算的器件,最基本的算术运算电路有半加器和全加器

6、两种。半加器电路不考虑来自低位的进位,能完成两个一位二进制数的加法运算。全加器是一种考虑来自低位的进位的二进制加法运算电路,它可以实现多位二进制数的加法运算。全加器的功能描述moduleadder4(cout,sum,ina,inb,cin);output[3:0]sum;outputcout;input[3:0]ina,inb;inputcin;assign{cout,sum}=ina+inb+cin;endmodule组合运算符组合逻辑的verilog描述方法小结:用assign赋值语句。用电平敏感的always语句。数字系统的电路通常由组合逻辑、时序逻

7、辑或者两者混合构成。对于时序逻辑电路,其基本结构如图所示。时序逻辑设计基础同步时序逻辑电路          异步时序逻辑电路………组合逻辑存储元件…X1XnZ1ZmY1y1yr存储元件Yr时钟脉冲………组合逻辑存储元件…X1XnZ1ZmY1y1yr存储元件Yr……时序逻辑电路按其工作方式可分为同步时序逻辑和异步时序逻辑。同步时序电路中,全部时钟并联在一起,统一受系统时钟的控制,各个触发器是同步动作的;异步时序电路中各级触发器的连接不是完全相同的,状态变化也不是同步的。异步时序电路设计较为复杂,目前主要是人工设计;同步时序电路设计主要有状态机和状态流程图方法

8、。(a)D触发器;(b)8位寄存器1)基本的8位寄存

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