山东大学DEA期末试题

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1、EDA试卷及答案一、单项选择题：（20分）1.IP核在EDA技术和开发屮具有I•分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为DoA・瘦IPB・固IPC.胖IPD.都不是2.综合是EDA设计流程的关键步骤，在下面对综合的描述中，—D是错误的。A.核合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，口J与FPGA/CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束;D•

2、综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。3.人规模口J编程器件主要有FPGA、CPID两类，下列对FPGA结构与工作原理的描述中，正确的是_C_。A.FPGA全称为复杂可编程逻辑器件；B.FPGA是基于乘积项结构的可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。4.进程小的信号赋值语句，其信号更新是_C—。A.按顺序完成；B.比变量更快完成；C.在进程的最后完成；D.都不对。5.VHDL语言

3、是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述B。A.器件外部特性；B.器件的内部功能;C.器件的综合约束;D.器件外部特性与内部功能。6.不完整的IF语句，其综合结果可实现—A—。A.时序逻辑电路B.组合逻辑电路C.双向电路D.三态控制电路7.子系统设计优化，主耍考虑捉高资源利用率减少功耗（即而积优化），以及捉高运行速度（即速度优化）；指出下列哪些方法是面积优化B—。①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法A.①③⑤B.②③④C.②⑤⑥D.①④⑥8.下列标识符中

4、，B是不合法的标识符。A.StateOB.9moonC.NotAckOD.signall9.关于VHDL屮的数字，请找出以下数字屮最头的二个：—A。A.2#111l_1110#B.8#276#C.10#170#D.16#E#E110•下列EDA软件屮，哪一个不具冇逻辑综合功能：BoA.Max+PlusIIB.ModelSim二、EDA名词解释，写出下列缩写的屮文（或者英文）含义：（14分）1.LPM2.RTL3.UART4.TSP5.IEEE6.ASIC7.LAB参数可定制宏模块库寄存器传输级串口（通用异步收发器）在系统

5、编程电子电气工程师协会专用集成电路逻辑阵列块三、VHDL程序填空:（10分）LIBRARYIEEE;频器程序设计USEIEEE.STD_LOG1C_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYPULSETSPORT(CLK:TNSTDJ.OGTC;D:INSTDLOGICVECTOR(7DOWNTO0);FOUT:OUTSTD_LOG1C);END;ARCHITECTUREoneOFPULSETSSIGNALFULL:STD_LOGIC;BEGINP_REG:PROCESS

6、(CLK)VARIABLECNT8:STD_L0GIC_VECT0R(7DOWNTO0);BEGINIFCLK'EVENTANDCLK='I'THENIFCNT8="11111111〃THENCNT8:=D;--当CNT8计数计满时，输入数据D被同步预置给计数器CNT8FULL〈二T';--同时使溢出标志信号FULL输出为高电平ELSECNT8:二CNT8+1;--否则继续作加1计数FULL〈二’0';―且输出溢出标志信号FULL为低电平ENDIF;ENDIF;ENDPROCESSP_REG;P_DIV:PROCESS(

7、FULL)VARIABLECNT2:STD_LOGTC;BEGINIFFULL，EVENTANDFULL='1'THENCNT2<=NOTCNT2;一如果溢出标志信号FULL为高电平,D触发器输出取反IFCNT2二'lfTHENFOUT〈二T';ELSEFOUT〈二’O';ENDIF;ENDIF;ENDPROCESSP_DIV;END;VHDL程序改错：(10分)LIBRARYIEEE;USEIEEE.STD_L0GIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYLED7

8、CNTTSPORT(CLR:INSTDLOGIC;CLK:INSTD_LOG1C;LED7S:OUTSTD_L0GIC_VECT0R(6DOWNTO0));ENDLED7CNT;ARCHITECTUREoneOFLED7CNTTSSIGNALTMP:STDLOGICVECTOR(3DOWNTO0);BEGINCNT: