山东大学DEA期末试题.doc

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1、EDA试卷及答案一、单项选择题：（20分）1．IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为_____D_____。A.瘦IP    B.固IP    C.胖IP      D.都不是2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，____D_____是错误的。A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；C.为实现系统

2、的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。A.FPGA全称为复杂可编程逻辑器件；B.FPGA是基于乘积项结构的可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。4．进程中的信号赋值语句，其信号更新是___C____。A.按

3、顺序完成；B.比变量更快完成；C.在进程的最后完成；D.都不对。5．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____B______。A.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。6．不完整的IF语句，其综合结果可实现____A____。A.时序逻辑电路  B.组合逻辑电路  C.双向电路  D.三态控制电路7．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积

4、优化_____B____。①流水线设计 ②资源共享 ③逻辑优化④串行化 ⑤寄存器配平⑥关键路径法A.①③⑤                    B.②③④C.②⑤⑥                    D.①④⑥8．下列标识符中，_____B_____是不合法的标识符。A.State0    B.9moon    C.Not_Ack_0   D.signall9．关于VHDL中的数字，请找出以下数字中最大的一个：____A______。A.2#1111_1110#B.8#276#C.10#170#D.16#E#E

5、110．下列EDA软件中，哪一个不具有逻辑综合功能：____B____。A.Max+PlusIIB.ModelSimC. QuartusIID.Synplify二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（14分）1. LPM        参数可定制宏模块库2. RTL        寄存器传输级3. UART    串口（通用异步收发器）4. ISP        在系统编程5. IEEE        电子电气工程师协会6. ASIC        专用集成电路7. LAB        逻辑阵列块

6、三、VHDL程序填空：（10分）LIBRARYIEEE;                        --8位分频器程序设计USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYPULSEIS  PORT(  CLK:INSTD_LOGIC;          D :INSTD_LOGIC_VECTOR(7DOWNTO0);        FOUT:OUTSTD_LOGIC  );END;ARCHITECTUREoneOFPULSEIS  S

7、IGNAL  FULL:STD_LOGIC;BEGIN    P_REG:PROCESS(CLK)        VARIABLECNT8:STD_LOGIC_VECTOR(7DOWNTO0);BEGIN    IFCLK’EVENTANDCLK=‘1’THEN     IFCNT8=""THEN      CNT8:=D;  --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8    FULL<='1';--同时使溢出标志信号FULL输出为高电平              ELSE  CNT8:=CNT8

8、+1;  --否则继续作加1计数    FULL<='0';    --且输出溢出标志信号FULL为低电平      ENDIF;  ENDIF;  ENDPROCESSP_REG;  P_DIV:PROCESS(FULL)  VARIABLECNT2:STD_LOGIC; BEGIN IFFULL'EVENTANDFULL='1'THEN