《时序逻辑电路》单元基础练习题

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1、《时序逻辑电路》单元基础练习题一、填空题1、触发器具有种稳定状态。在输入信号消失后，能保持输出状态不变，也就是说它具有功能。在适当触发信号作用下，从一个稳态变为另一个稳态，因此，触发器可作为信息的存贮单元。2、主从型触发器可以避免现象的产生。3、触发器按照逻辑功能来分，类型主要有、、和，以及只具有功能的计数型触发器。4、与非门构成的基本RS触发器的约束条件是R+S不能为。5、触发器电路中，SD端、RD端可以根据需要预先将触发器或，而不受的同步控制。6、JK触发器具有、、和逻辑功能。7、为提高触发器工作的可靠性，增强抗干扰能力，常用触发器。其输

2、出状态仅取决于CP或时触发器的状态。8、在数字电路中，按照逻辑功能和电路特点，各种数字集成电路可分为逻辑电路和逻辑电路两大类。9、时序电路一般由具有作用的电路和具有作用的电路两部分组成。10、常用于接收、暂存、传递数码的时序电路是。存放n位二进制数码需要个触发器。11、能实现操作的电路称为计数器。计数器按CP控制方式不同可分为计数器和计数器。进制计数器是各种计数器的基础。12、一个完整的数字译码显示电路通常由，，和四部分组成。13、数码寄存器采用的方式存储数码，移位寄存器具备的特点。14、计数电路还常用作器。15、在频率测试电路中，若在0.0

3、002s内，显示器显示为1000，则待测频率为9KHZ。一、选择题1、基本RS触发器电路中，触发脉冲消失后，其输出状态（）A：恢复原状态B：保持现状态C：出现新状态D：不能确定2、触发器与组合逻辑电路比较（）A：两者都有记忆能力B：只有组合逻辑电路有记忆能力C：只有触发器有记忆能力D：两者都没有记忆能力J3、在图中，由JK触发器构成了（）CA：D触发器B：基本RS触发器KC：T触发器D：同步RS触发器4、D型触发器逻辑功能为（）A：置0、置1B：置0、置1、保持C、保持、计数D：置0、置1、保持、计数ABQn+100Qn01110Qn1005

4、、下列真值表为JK触发器的真值表的是（A、B为输入）（）ABQn+100Qn01010111QnABQn+100Qn01010111不定ABQn+100不定01Qn10111QnABCD6、某四位右移寄存器初始并行输出状态为1111，若串行输入数据为1001，则第三个CP脉冲作用下，并行输出的状态为（）BA：1111B：0111C：0011D：10017、下列电路中不属于时序电路是（）A：同步计数器B：数码寄存器C：译码器D：异步计数器8、为了提高电路抗干扰能力，触发脉冲宽度是（）9A：越宽越好B：越窄越好C：无关的9、不能完成计数功能的逻辑

5、图为（）DDJKJKABCD10、如图对该触发器波形图说法正确的是（）DA：第1时钟脉冲Q状态错CP1234DB：第2时钟脉冲Q状态错QC：第3时钟脉冲Q状态错CPD：第4时钟脉冲Q状态对Q11、下列说法错误的是A：JK触发器的特性方程是Qn+1=JQn+KQnB：n进制计数器，所计最大十进数为n-1。C：由触发器工作性质可知触发器是一个双稳态电路。D：与非门构成的基本RS触发器，当S=1，R=0时，其输出端状态是1。12、四位移位寄存器可以寄存四位数码，若将这些数码全部从串行输出端输出，需经过个（）时钟周期。A：3个B：4个C：6个D：8个

6、13、一个512位移位寄存器用作延迟线。如果时钟频率是4MHZ，则数据通过该延迟线的时间为（）A：128usB：127.75usC：256usD：125us14、七个具有计数功能的T型触发器连接，输入脉冲频率为512KHZ，则此计数器最高位触发器输出脉冲频率为（）A：8KHZB：2KHZC：128KHZD：4KHZ15、若需要每输入1024个脉冲，分频器能输出一个脉冲，则这个分频器最少需要的触发器个数为（）9A：9个B：10个C：8个D：11个三、电路综合分析题1.如图某JK触发器初态为0，试根据图所示CP和J、K的信号波形，画出输出端Q的波

7、形。QQCPJKQJCPK2、图为CC4027型集成触发器的外引线排列图，则：①该集成触发器含有几个何种类型触发器？。②各触发器CP脉冲触发电压是什么？。③集成触发器类型和电路电源电压是多少？。④各触发器置位端的有效电平是什么？。⑤在图中将5，6，10，11，16脚外接电源+VDD；1脚与13脚连接；各触发器置0后，将4，7，8，9，12脚接地。若从3脚输入频率为160KHZ的脉冲信号，则15脚输出信号的频率为多少？画出连续4个脉冲信号的1Q、2Q的波形图。VDD2Q2Q2CP2RD2K2J2SD161514131211109CPCC4027

8、1Q123456782Q1Q1Q1CP1RD1K1J1SDVSS93、由D触发器组成的移位寄存器如图所示。已知CP和DSL的输入波形如图，设各触发器的初态为0，试列