基于VHDL的洗衣机控制器设计

基于VHDL的洗衣机控制器设计

ID:47508222

大小:368.00 KB

页数:14页

时间:2020-01-12

基于VHDL的洗衣机控制器设计_第1页
基于VHDL的洗衣机控制器设计_第2页
基于VHDL的洗衣机控制器设计_第3页
基于VHDL的洗衣机控制器设计_第4页
基于VHDL的洗衣机控制器设计_第5页
资源描述:

《基于VHDL的洗衣机控制器设计》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库

1、.数字系统设计与硬件描述语言期末考试作业题目:洗衣机控制器的设计学院:电子信息工程学院专业:物联网工程学号:3014204328姓名:刘涵凯2016-12-10word教育资料.一、选题设计描述1.功能介绍洗衣机控制器,能够实现开始与暂停、注水,洗涤、排水、脱水和警报提醒的功能,并且可以随时更改洗衣模式。洗衣机提供两种模式:模式1:注水-洗涤-排水-注水-洗涤-排水-脱水;模式2:脱水。洗衣模式决定洗衣时间。默认模式为模式2。洗衣机界面如下图所示:运转方式如下图所示:word教育资料.1.算法简介总程序描述:总程序通过调用5种模块,在洗衣机控制器输入变化时,立刻转换

2、模式并产生对应输出。当开关关闭时,所有输出为0;暂停时,除显示开关状态的输出外,所有输出为0。开关开启后,设置洗衣模式,之后按下“开始”即可开始工作。在洗衣机控制器输入变化时,立刻转换模式并产生对应输出。电子元器件模型如下图所示:switch为开关信号,modelselect为开关选择信号,clkin为系统时序脉冲信号,sorp为开始/暂停信号。waterstate为注水程序的工作状态,washrstate为洗涤程序的工作状态,drainstate为排水程序的工作状态,drystate为脱水程序的工作状态。alarmout为警报提醒的状态。switchstate为数

3、码管显示的开关的状态(0/1),spstate为数码管显示的开始/暂停的状态(0/1),state为数码管显示的洗衣机工作状态(0~4),currentmodel为数码管显示的当前模式(0~2),timedecade为数码管显示的剩余时间的十位,timeunit为数码管显示的剩余时间的个位。下面介绍各模块功能与算法:1)开关与模式选择模块word教育资料.a接收开关信息,b接收模式选择信息。c输出总电路的开关信息(开启洗衣机并且设置完毕电路后,即可准备工作,等待“开始”信号)。e为开关信息,将输入到数码管中显示。time1与time2分别代表洗衣时间的十位和个位,将

4、输入到计数器与警报模块中。y为模式信息,将输入到码管中显示。2)开始/暂停模块a接收开关信息,b接收开始/暂停信息,clk接收系统时序脉冲信号。startorpause输出受开始/暂停信息调控的系统时序脉冲信号。y为开始/暂停信息,将输入到码管中显示。3)计数器与警报模块word教育资料.clk接收受开始/暂停信息调控的系统时序脉冲信号,a接收开关信息,time1和time2分别接收洗衣时间的十位和个位。alarm输出警报信息;outtime1和outtime2分别为剩余时间的十位和个位,将输入到数码管中显示,同时将输入到控制模块中。。在脉冲信号的控制下,剩余时间逐

5、渐减少,当剩余时间为0时,停止减小,并开启警报。4)控制模块a接收开关信息,b接收开始/暂停信息,time1和time2分别接收剩余时间的十位和个位。water、wash、drain、dry分别输出注水、洗涤、排水、脱水的控制信息。act为模块内部使用的BUFFER量。控制模块根据剩余时间的多少决定工作状态。如:剩余时间为16-30分钟时洗涤,31-35分钟时注水。则剩余时间33分钟时,water为1,其他控制信息为0;剩余时间21分钟时,wash为1,其他控制信息为0。5)译码器与数码管显示模块b接收开关信息,a接收4位二进制数据。q在数码管上显示字形。word教

6、育资料.一、程序源代码及说明程序代码由主程序及5个模块代码组成1)主程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYxyjISPORT(switch,modelselect,clkin,sorp:INSTD_LOGIC;--电源开关、模式选择、时钟、开始/暂停按键状态的输入waterstate,washstate,drainstate,drystate,alarmout:OUTSTD_LOGIC;--注水程序、洗涤程序、排水程序、脱水程序、警报状态的输出swi

7、tchstate,spstate,state,currentmodel,timedecade,timeunit:OUTSTD_LOGIC_VECTOR(6DOWNTO0));--工作状态、工作模式、剩余时间的输出ENDENTITYxyj;ARCHITECTUREbehaveOFxyjISCOMPONENTmodel--调用开关与模式选择模块PORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC;e,time1,time2,y:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCOMPONENTmodel;COMPONENTcou

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。