VHDL程序基本结构.ppt

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1、图2.4VHDL程序设计基本结构2.2VHDL程序基本结构一个相对完整的VHDL程序通常包含实体(Entity)、结构体(Architecture)、配置(Configuration)、程序包(Package)和库(Library)5个部分。（1）库、程序包使用说明：用于打开(调用)本设计实体将要用到的库、程序包；程序包存放各个设计模块共享的数据类型、常数和子程序等；库是专门存放预编译程序包的地方。（2）实体：用于描述所设计的系统的外部接口信号，是可视部分；（3）结构体：用于描述系统内部的结构和行为，建立输入和输出之间的关系

2、，是不可视部分。（4）配置说明语句：主要用于以层次化的方式对特定的设计实体进行元件例化，或是为实体选定某个特定的结构体。实体(ENTITY)是一个设计实体的表层设计单元，其功能是对这个设计实体与外部电路进行接口描述。它规定了设计单元的输入输出接口信号或引脚，是设计实体经封装后对外的一个通信界面。1．实体语句结构实体说明单元的常用语句结构如下：ENTITY实体名IS[GENERIC(类属表)；][PORT(端口表)；]END[ENTITY]实体名；2.2.1实体实体说明单元必须以语句“ENTITY实体名IS”开始，以语句“EN

3、DENTITY实体名；”结束。实体名是设计者自己给设计实体的命名，可作为其他设计实体对该设计实体进行调用时用。中间在方括号内的语句描述，在特定的情况下并非是必须的。例如构建一个VHDL仿真测试基准等情况中可以省去方括号中的语句。2．类属(GENERIC)说明语句类属(GENERIC)参量是一种端口界面常数，常以一种说明的形式放在实体或块结构体前的说明部分。类属为所说明的环境提供了一种静态信息通道，类属的值可以由设计实体外部提供。类属说明的一般书写格式如下：GENERIC([常数名；数据类型[：设定值]{；常数名：数据类型[：

4、设定值]})；LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYAND2ISGENERIC(RISEW：TIME:=1ns；FALLW：TIME:=1ns)；PORT(A1：INSTD_LOGIC；A0：INSTD_LOGIC；Z0：OUTSTD_LOGIC)；ENDENTITYAND2；【例2.2】2输入与门的实体描述类属说明中定义参数RISEW为上沿宽度，FALLW为下沿宽度，它们分别为1ns，这两个参数用于仿真模块的设计。实体端口说明的一般书写格式如下：PORT(端口名：端口模式

5、数据类型；{端口名：端口模式数据类型})；端口名是设计者为实体的每一个对外通道(系统引脚)所取的名字，一般用几个英文字母组成；端口模式(端口方向)是指这些通道上的数据流动方式，即定义引脚是输入还是输出；数据类型是指端口上流动的数据的表达格式。3．PORT端口说明图2.5端口模式符号图IEEE1076标准包中定义了4种常用的端口模式，各端口模式的功能及符号分别见表2.1和图2.5。表2.1端口模式说明PORT(n0，n1，select：INBIT；q：OUTBIT；bus：OUTBIT_VECTOR(7DOWNTO0))；【例

6、2.3】端口模式及数据类型定义说明：n0，n1，select是输入引脚，属于BIT型；q是输出引脚，BIT型；bus是一组8位二进制总线，属于BIT_VECTOR。LIBRARYIEEE；USEIEEE.STD_LOGIC.1164.ALL；ENTITYmmISPORT(n0，n1，select：INSTD_LOGIC；Q：OUTSTD_LOGIC；Bus：OUTSTD_LOGIC_VECTOR(7DOWNTO0))；ENDENTITYmm；【例2.4】端口模式及IEEE库数据类型定义例中端口数据类型取自IEEE标准库(该库

7、中有数据类型和函数的说明)，其中STD_LOGIC取值为“0”，“1”，“X”和“Z”。因为使用了库，所以在实体说明前要增加库说明语句。2.2.2结构体结构体(ARCHITECTURE)是设计实体的一个重要部分，结构体将具体实现一个实体。结构体不能单独存在，它必须有一个界面说明，即一个实体。对于具有多个结构体的实体，必须用CONFIGURATION配置语句指明用于综合的结构体和用于仿真的结构体，即在综合后的可映射于硬件电路的设计实体中，一个实体只对应一个结构体。在电路中，如果实体代表一个器件符号，则结构体描述了这个符号的内部

8、行为。ARCHITECTURE结构体名OF实体名IS[说明语句]--内部信号，常数，数据类型，函数等的定义BEGIN[功能描述语句]END[ARCHITECTURE][结构体名]；1.结构体语句格式ENTITYmuxISPORT(a0，a1：INBIT；Sel：INBIT；Sh：OUTBI