VHDL 基本结构.ppt

《VHDL 基本结构.ppt》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、第3章VHDL程序的基本结构主要内容VHDL设计的基本单元及其构成1VHDL构造体描述的几种方法2包集合、库及配置34VHDL构造体的子结构描述VHDL语言程序通常包含5部分：实体说明entity：描述所设计系统的外部接口信号，是可见的。构造体architecture：描述所设计系统的内部的结构和行为，是不可见的。配置configuration：选取所需单元组成系统的不同版本包集合package：存放各设计模块都能共享的数据类型、常数、子程序和函数。库library：存放已经编译好的实体、构造体、包集合和配置3.1VHDL语言设计的基本单元及其构成V

2、HDL语言设计的基本单元就是一个设计实体。VHDL语言一般结构库、程序包调用ENTITY声明ARCHITECTURE定义VHDL语言一般结构VHDL语言基本单元组成：实体说明+构造体说明例如：二选一电路设计单元的VHDL描述：ENTITYmuxISgeneric(m:time:=1ns);PORT(d0,d1,sel:inbit;q:outbit);ENDmux;ArchitecturedataflowofmuxisBeginprocess(d0,d1,sel)variabletmp1,tmp2,tmp3:bit;begintmp1:=d0andse

3、l;tmp2:=d1and(notsel);tmp3:=tmp1ortmp2;q<=tmp3afterm;endprocess;Enddataflow;d0d1selq&&≥1qd0d1sel3.1.1实体说明实体说明是一个设计实体的表层设计单元，描述设计实体与外部电路进行接口；规定设计单元的输入输出接口信号或引脚，是设计实体经封装后对外的一个通信界面。实体说明用于定义电路的输入输出引脚，但并不描述电路的具体构造和实现的功能。ENTITYFredeviderisport(clock:instd_logic;clkout:outstd_logic);e

4、nd;clockclkoutFredevider输入输出实体声明格式实体说明单元的常用语句结构如下：ENTITY实体名IS[GENERIC(类属表)；][PORT(端口表)；]END实体名；中间在方括号内的语句描述，在特定的情况下并非是必须的。例如：构建一个VHDL仿真测试基准等情况中可以省去方括号中的语句。实体声明格式格式说明1）实体名实体名必须与文件名相同，否则编译时会出错。2）类属参数可选项。类属(GENERIC)参数是一种端口界面常数，常以一种说明的形式放在实体说明部分。是一些信息，默认的参数值。如端口大小、总线宽度、时间等。类属参数说明的一

5、般书写格式如下：GENERIC([常数名：数据类型[：=设定值][；常数名：数据类型[：设定值]])；2）类属参数例如：ENTITYMCKISGENERIC(WIDTH：INTEGER:=16；RISEW：TIME:=1ns；FALLW：TIME:=1ns)；PORT(ADD_BUS：OUTSTD_LOGIC_VECTOR(WIDTH-1DOWNTO0));ENDMCK;注意：(1)该模块被调用时从外部传入参数值。(2)参数值可以为本实体所属的结构体使用。(3)传入的类属参数作为常量使用，在使用时不能修改。3）端口名是设计者赋予每个外部引脚的名称。端

6、口名：是设计者为实体的每一个对外通道所取的名字；（实现该设计程序的器件外部引脚的名称）——标示符4）端口模式（方向）端口方向含义IN输入OUT输出（结构体内部不能读取）INOUT双向（输入输出）BUFFER输出（结构体内部可读取）端口模式：是指这些端口上的数据流动方式，如输入或输出等；省略为输入（IN）。端口方向（以设计实体为主体）注意：端口均为信号，不能是变量和常量。5)端口数据类型标准类型：BIT和BIT_VICTOR扩展类型：STD_LOGIC和STD_LOGIC_VECTOR扩展类型需要库和程序包的支持，并且需要在程序中指明：libarary

7、ieee;Useieee.std_logic_1164.all;注意：端口信号与类属参数的数据类型不能在entity中定义，必须在程序包package中预先定义。实体声明格式注意事项实体说明举例对rsff实体写一段VHDL描述，即：ENTITYrsffISPORT(set,reset:INBIT;q，qb:BUFFERBIT);ENDrsff;练习：写出下面3-8译码器的实体说明3.1.2构造体（结构体）ARCHITCTURE构造体的描述方法：行为级描述、RTL（数据流）级描述、结构描述（逻辑元件连接）构造体是用于描述设计实体的内部结构（元件及内部的

8、连接关系）以及实体端口间的逻辑关系（实体的行为）。注意：构造体一定要跟在实体说明的后面。构造体1个实体可对应