第9章触发器和时序逻辑电路.ppt

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1、本章主要内容：几种不同的触发器寄存器计数器第9章触发器和时序逻辑电路与非门组成的基本RS触发器（a）逻辑电路（b）逻辑符号1状态：Q＝1、Q＝00状态：Q＝0、Q＝1Reset为置0端（或复位端）Set为置1端（或置位端）非号“－”：表示低电平有效表示低电平有效1、与非门实现的基本RS触发器9.1触发器9.1.1RS触发器工作原理功能表与非门组成的基本RS触发器的功能表2.可控RS触发器图（a）是可控触发器的逻辑图，其中，“与非”门G1和G2构成基本触发器，“与非”门G3和G4构成导引电路。R和S是置“0”和置“1”信号输入端。工作原理工作波形图可控RS触发器的工作波形图

2、如果将可控触发器的端联到端，端联到端，在时钟脉冲段加上计数脉冲，如图所示。这样的触发器具有计数的功能，来一个计数脉冲它能翻转一次，翻转的次数等于脉冲的数目，所以可以用它来构成计数器。计数式触发器9.1.2JK触发器JK触发器的结构有多种，国内生产的主要是主从型JK触发器。图（a）所示的是触发器的逻辑图，它由两个由“与非”门构成的可控RS触发器组成，两者分别称为主触发器和从触发器。此外，还通过一个“非”门将两个触发器联系起来。这种就是触发器的主从型结构。时钟脉冲先使主触发器翻转，而后使从触发器翻转，主从之名由此而来。例：下图中的三个触发器是主从型触发器。在工作时，均先经置“

3、1”，而后同时给各段送入计数脉冲。试分析前八个脉冲期间各触发器状态的变化，并判断此电路能完成的功能。9.1.3D触发器D触发器的结构有多种，国内生产的主要是维持阻塞型D触发器，它是一种边沿触发器。其逻辑图如图（a）所示。它由六个“与非”门组成，其中G1，G2组成基本触发器，G3，G4组成时钟控制电路，G5，G6组成数据输入电路。维持阻塞型触发器(a)逻辑图;(b)图形符号;(c)状态表;(d)工作波形图9.1.4触发器逻辑功能的转换1、将JK触发器转换为D触发器如图（a）所示，当D=1，即J=1和K=0时，在C的下降沿触发器翻转为（或保持）“1”态；当D=0，即J=0和K

4、=1时，在C的下降沿触发器翻转为（或保持）“0”态。状态表如图（b）所示。将JK触发器转换为D触发器（a）逻辑图；（b）D触发器的状态表2、将JK触发器转换为T触发器如图（a）所示，将J，K端联在一起，称为T端。当T=0时，时钟脉冲作用后触发器状态不变；当T=1时，触发器具有计数逻辑功能，即Qn+1=Qn，其状态表如图（b）所示。将JK触发器转换为T触发器（a）逻辑图；（b）T触发器的状态表3、将D触发器转换为T’触发器如将D触发器的D端和Q端相联，如图所示，就将D触发器转换为T’触发器。T’触发器的逻辑功能是每来一个时钟脉冲，翻转一次，即Qn+1=Qn，具有计数功能。将

5、D触发器转换为T’触发器9.1.5555定时器1．555定时器结构2．555定时器构成单稳态触发器3．555定时器构成多谐振荡器寄存器用来暂时存放参与运算的数据和运算结果。寄存器存放数码的方式有并行和串行两种。从寄存器取出数码的方式也有并行和串行两种。寄存器常分为数码寄存器和移位寄存器两种，其区别在于有无移位的功能。9.2寄存器这种寄存器只有寄存数码和清除原有数码的功能。下图是一种四位数码寄存器。9.2.1数码寄存器四位数码寄存器移位寄存器不仅有存放数码而且有移位的功能。所谓移位，就是每当来一个移位正脉冲（时钟脉冲），触发器的状态便向右或向左移一位，也就是指寄存器的数码可

6、以在移位脉冲的控制下依次进行移位。下图是由JK触发器组成的四位移位寄存器。9.2.2移位寄存器由JK触发器组成的四位移位寄存器下图是由维持阻塞型D触发器组成的四位移位寄存器。它既可并行输入（输入端为d3，d2，d1，d0）/串行输出（输出端为Q0），又可串行输入（输入端为D）/串行输出。由D触发器组成的并行、串行输入/串行输出的四位移位寄存器计数器是数字设备中的基本逻辑部件。它的功能是记录输入脉冲个数，它所能记忆的最大脉冲个数称作该计数器的“模”。计数器种类繁多，按工作方式可分为同步计数器、异步计数器；按编码方式可分为二进制计数器、十进制计数器等；按功能可分为加法器、减法

7、器、可逆计数器等。9.3计数器1、异步二进制加法计数器可用四个主从型JK触发器来组成四位异步二进制加法计数器，如图（a）所示。图（b）是它的工作波形图。9.3.1二进制计数器（a）（b）2、同步二进制加法计数器还可用四个主从型JK触发器来组成四位同步二进制加法计数器，如下图所示。由主从型触发器组成的四位同步二进制加法计数器例：分析下图所示逻辑电路的逻辑功能，说明其用途。设初始状态为“000”。同步十进制加法计数器与二进制加法计数器比较，第十个脉冲不是由“1001”变为“1010”，而是恢复“0000”。逻辑图如图(a)，波形图