硬件描述语言(VHDL).ppt

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1、第三章硬件描述语言（VHDL)一.VHDL程序基本结构(1)实体(Entity)：描述系统的外部接口信号。(2)结构体(Architecture)：描述系统内部的结构和行为。(3)配置(Configuration)：属性选项,描述层与层之间，实体与结构体之间的连接关系。(4)程序包(Package)：属性选项,用于存放各模块都能共享的数据类型，常数，子程序。(5)库(Library):：存放已编译的实体，构造体，包集合和配置。二.VHDL语言设计的基本单元(一)实体ENTITY实体名IS[类属参数说明]…..将信息参数传递到实体

2、[端口说明]END实体1.端口说明格式:PORT(端口名{,端口名}:方向数据类型名;…..端口名{,端口名}:方向数据类型名);端口方向：IN，OUT，INOUT，BUFFERLINKAGE数据类型名：(1)布尔型(Boolean):可取值“TRUE”(真)或“FALES”(假)(2)位(Bit):可取值“0”或“1”(3)位矢量(Bit_Vector)(4)非标准逻辑(Std_ulogic)和标准逻辑(Std_logic)“Std_logic”数据类型可以具有以下9种不同取值:例:一个二选一电路的VHDL实体的描述:ENTI

3、TYmuxISGENERIC(m:TIME:=1ns);PORT(do,d1,sel:INBIT;q:OUTBIT);ENDmux;（二）结构体(ArchitectureBody)结构体是一个基本设计单元，它具体指明了该基本设计单元的行为，单元内部的相连关系，也就是定义了设计单元具体的功能或内部操作特性。对结构体的描述有以下三种：（1）结构描述：描述该设计单元是如何构成的。主要使用配置指定语句、元件例化语句描述元件的类型及互连关系。（2)行为描述：描述该设计单元的功能，即该硬件能做什么，主要使用函数、过程或进程语句，以算法形式描

4、述数据的变换和传送。（3）数据流方式，又称RTL级方式，描述数据的传输和变换，主要使用并行的信号赋值语句，既显示表示了该设计单元的行为，也隐式地表示了该设计单元的结构。结构体的子结构描述：BLOCK,PROCESS,SUBPROGRAM三种语句结构1.BLOCK语句结构描述格式:块结构名:BLOCKBEGIN….ENDBLOCK块结构名；在对程序进行仿真时，BLOCK语句中所描述的各个语句是可以并发执行的，它与书写顺序无关。卫式BLOCK语句的格式:：BLOCK[卫式布尔表达式]；当卫式布尔表达式为真时，BLOCK语句执行。2.

5、进程(PROCESS)语句描述3.子程序(SUBPROGRAM)语句描述在VHDL中子程序有两种类型：A:过程(PROCEDURE)B:函数(FUNCTION)在过程语句结构中，参数可以是输入，也可以是输出。也就是说，过程中的输入和输出参数都应列在紧跟过程名的括号内。为了能重复使用这些函数和过程，这些程序通常组织在包集合库中。(1)多个过程和函数汇集在一起就构成一个包集合（Package)。(2)n个包集合汇集在一起就形成一个库（Library)。(三)包集合，库及配置1.库(Library):它是一个经过编译后的数据的集合，存

6、放包集合定义，实体定义，结构体定义和配置定义。可分为五类：IEEE库，STD库，ASIC矢量库，WORK库，用户定义库。IEEE库主要包括std_logic_1164程序包(多值逻辑体系)，std_logic_arith程序包(基本算术运算），std_logic_unsigneded程序包(无符号向量运算),Std_logic_signed程序包(有符号向量运算)STD库主要包括STANDARD和TEXTIO程序包LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;LIBRARYSTD;USESTD.T

7、EXTIO..ALL2.程序包（包集合）(Package)3.配置(Configuration)配置语句描述的是层与层之间的连接关系以及实体与结构之间的连接关系。设计者可以利用这种配置语句来选择不同的结构体，使其与要设计的实体相对应。可把配置看作是模块的零件清单，是把元件具体安装到实体的最基本设计单元。配置语句既可以放在引用被配置实体的上一层实体内（称为体内配置），又可独立于实体说明与结构体，成为一个单独的编译单元。其格式为：FOR元件标号：元件名USEENTITY库名.实体名[（结构名）]；(1)体内配置指定(2)体外配置说明

8、由于体外配置语句是一个独立的编译单位，故需给它指定一个单位名—配置名。实体名和结构体名为需对例元做配置的实体及相应的结构体。(3)直接例化二.VHDL语言的数据对象，数据类型1.数据对象：信号，变量，常量和文件常数(Contant):它是一个固定的值。常数说明的