时序逻辑电路讲解.ppt

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1、第六章时序逻辑电路6.1时序逻辑电路的基本概念一、时序逻辑电路的结构及特点时序逻辑电路——任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。时序电路的特点：（1）含有具有记忆元件（最常用的是触发器）。（2）具有反馈通道。一、分析时序逻辑电路的一般步骤1．由逻辑图写出下列各逻辑方程式：（1）各触发器的时钟方程。（2）时序电路的输出方程。（3）各触发器的驱动方程。2．将驱动方程代入相应触发器的特性方程，求得时序逻辑电路的状态方程。3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。4．根据电路的状态表或

2、状态图说明给定时序逻辑电路的逻辑功能。6.2时序逻辑电路的一般分析方法二、同步时序逻辑电路的分析举例例6.2.1：试分析图6.2.2所示的时序逻辑电路。解：该电路为同步时序逻辑电路，时钟方程可以不写。（1）写出输出方程：（2）写出驱动方程：（3）写出JK触发器的特性方程，然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：（4）作状态转换表及状态图①当X=0时：触发器的次态方程简化为：输出方程简化为：由此作出状态表及状态图。①当X=1时：触发器的次态方程简化为：输出方程简化为：由此作出状态表及状态图。将X=0与X=1的状态图合

3、并起来得完整的状态图。根据状态表或状态图，可画出在CP脉冲作用下电路的时序图。（5）画时序波形图。（6）逻辑功能分析：当X=1时，按照减1规律从10→01→00→10循环变化，并每当转换为00状态（最小数）时，输出Z=1。该电路一共有3个状态00、01、10。当X=0时，按照加1规律从00→01→10→00循环变化，并每当转换为10状态（最大数）时，输出Z=1。所以该电路是一个可控的3进制计数器。CP1=Q0（当FF0的Q0由0→1时，Q1才可能改变状态。）三、异步时序逻辑电路的分析举例例6.2.2：试分析图6.2.7所示的时序逻辑电路

4、该电路为异步时序逻辑电路。具体分析如下：（1）写出各逻辑方程式。①时钟方程：CP0=CP（时钟脉冲源的上升沿触发。）②输出方程：③各触发器的驱动方程：（3）作状态转换表。（2）将各驱动方程代入D触发器的特性方程，得各触发器的次态方程：（CP由0→1时此式有效）（Q0由0→1时此式有效）（4）作状态转换图、时序图。（5）逻辑功能分析由状态图可知：该电路一共有4个状态00、01、10、11，在时钟脉冲作用下，按照减1规律循环变化，所以是一个4进制减法计数器，Z是借位信号。计数器——用以统计输入脉冲CP个数的电路。6.3计数器计数器的分类：（2

5、）按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器。（1）按计数进制可分为二进制计数器和非二进制计数器。非二进制计数器中最典型的是十进制计数器。（3）按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器。一、二进制计数器1．二进制异步计数器（1）二进制异步加法计数器（4位）工作原理：4个JK触发器都接成T’触发器。每当Q2由1变0，FF3向相反的状态翻转一次。每来一个CP的下降沿时，FF0向相反的状态翻转一次；每当Q0由1变0，FF1向相反的状态翻转一次；每当Q1由1变0，FF2向相反的状态翻转一次；用“观察法”作出该

6、电路的时序波形图和状态图。由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，因而计数器也可作为分频器。（2）二进制异步减法计数器用4个上升沿触发的D触发器组成的4位异步二进制减法计数器。工作原理：D触发器也都接成T’触发器。由于是上升沿触发，则应将低位触发器的Q端与相邻高位触发器的时钟脉冲输入端相连，即从Q端取借位信号。它也同样具有分频作用。二进制异步减法计数器的时序波形图和状态图。在异步计数器中，高位触发器的状态翻转必须在相邻触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现，

7、所以工作速度较低。为了提高计数速度，可采用同步计数器。2．二进制同步计数器（1）二进制同步加法计数器由于该计数器的翻转规律性较强，只需用“观察法”就可设计出电路：因为是“同步”方式，所以将所有触发器的CP端连在一起，接计数脉冲。然后分析状态图，选择适当的JK信号。分析状态图可见：FF0：每来一个CP，向相反的状态翻转一次。所以选J0=K0=1。FF1：当Q0=1时，来一个CP，向相反的状态翻转一次。所以选J1=K1=Q0。FF2：当Q0Q1=1时，来一个CP，向相反的状态翻转一次。所以选J2=K2=Q0Q1FF3：当Q0Q1Q3=1时，来

8、一个CP，向相反的状态翻转一次。所以选J3=K3=Q0Q1Q3（2）二进制同步减法计数器分析4位二进制同步减法计数器的状态表，很容易看出，只要将各触发器的驱动方程改为：将加法计数器和减法计数器