Verilog中的parameter与localparam.doc

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1、parameter与localparam语法(Verilog-2001)：module[module_name]#(parameter[parameter_name]=[default_value],parameter[parameter_name]=[default_value],……parameter[parameter_name]=[default_value])(//IO_portdeclaration);例化：Module_name#(.parameter_name(value),.parameter_na

2、me(value),……Parameter_name(value))inst_name(//IO_portMAP);Verilog_1995在头部生命之后声明，即先声明IO_port,后声明parameter，且只能按照顺序列表或者defparam来重新定义parameter的值module[module_name](//IO_portdeclaration);parameter[parameter_name]=[default_value];parameter[parameter_name]=[default_va

3、lue];……parameter[parameter_name]=[default_value];例化：module_name#(parameter1_value,parameter2_value,……parameter3_value)inst_name(//IO_portMAP);或者defparaminst_name.[parameter1]=[value];defparaminst_name.[parameter2]=[value];……defparaminst_name.[parameterN]=[value

4、];module_nameinst_name(//IO_portMAP);在Verilog_1995标准中没有localparam,常量必须被声明为parameter,尽管它不应该被定义localparam(常量)，定义在模块的内部，且可利用parameter来定义localparam,但不可以直接用来传递