EDA技术及其应用(第二版) 教学课件 作者 潘松 王芳 张筱云第3章 应用VerilogHDL设计数字系统.ppt

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1、第3章应用VerilogHDL设计数字系统3.1组合电路的Verilog描述和设计3.1.12选1多路选择器设计任务导入3.1组合电路的Verilog描述和设计3.1.22选1多路选择器的Verilog描述与设计1．模块表达3.1组合电路的Verilog描述和设计3.1.22选1多路选择器的Verilog描述与设计2．端口语句、端口信号名和端口模式(1)input：输入端口。(2)output：输出端口。(3)inout：双向端口。3.1组合电路的Verilog描述和设计3.1.22选1多路选择器的Verilog描述与设计3．赋值语句和条件操作符3.1

2、组合电路的Verilog描述和设计3.1.22选1多路选择器的Verilog描述与设计4．关键字input、output、module、assign5．标识符mux21a、a、b和s等6．规范的程序书写格式begin_end，case_endcase7．文件取名和存盘MUX21a.v3.1组合电路的Verilog描述和设计3.1.34选1多路选择器设计任务导入3.1组合电路的Verilog描述和设计3.1.44选1多路选择器的Verilog表述与设计3.1组合电路的Verilog描述和设计3.1.44选1多路选择器的Verilog表述与设计1．reg型

3、变量定义2．过程语句（1）用文字or连接所有敏感信号。（2）用逗号区分或连接所有敏感信号。（3）省略形式。3.1组合电路的Verilog描述和设计3.1.44选1多路选择器的Verilog表述与设计3．块语句begin_end3.1组合电路的Verilog描述和设计3.1.44选1多路选择器的Verilog表述与设计4．case条件语句和4种逻辑状态3.1组合电路的Verilog描述和设计3.1.44选1多路选择器的Verilog表述与设计5．并位操作和数字表达3.1组合电路的Verilog描述和设计3.1.54选1多路选择器的数据流描述方式3.1组合

4、电路的Verilog描述和设计1．按位逻辑操作符3.1组合电路的Verilog描述和设计2．等式操作符3.1组合电路的Verilog描述和设计3．assign连续赋值语句3.1组合电路的Verilog描述和设计4．wire定义网线型变量3.1组合电路的Verilog描述和设计4．wire定义网线型变量5．注释符号3.1组合电路的Verilog描述和设计3.1.64选1多路选择器的if语句描述方式3.1组合电路的Verilog描述和设计1．if_else条件语句2．过程赋值语句3．数据表示方式（1）阻塞式赋值“=”（2）非阻塞式赋值“<=”3.1组合电路

5、的Verilog描述和设计3.1.7全加器设计任务导入3.1组合电路的Verilog描述和设计3.1.7全加器设计任务导入3.1组合电路的Verilog描述和设计3.1.8加法器的Verilog描述与设计1.半加器的Verilog描述3.1组合电路的Verilog描述和设计3.1.8加法器的Verilog描述与设计1.半加器的Verilog描述3.1组合电路的Verilog描述和设计3.1.8加法器的Verilog描述与设计1.半加器的Verilog描述3.1组合电路的Verilog描述和设计3.1.8加法器的Verilog描述与设计1.半加器的Ver

6、ilog描述3.1组合电路的Verilog描述和设计3.1.8加法器的Verilog描述与设计2.全加器顶层文件设计和例化语句3.1组合电路的Verilog描述和设计3.1.8加法器的Verilog描述与设计2.全加器顶层文件设计和例化语句3.1组合电路的Verilog描述和设计3.1.8加法器的Verilog描述与设计3.8位加法器的Verilog描述3.1组合电路的Verilog描述和设计3.1.8加法器的Verilog描述与设计3.8位加法器的Verilog描述3.1组合电路的Verilog描述和设计3.1.8加法器的Verilog描述与设计3.

7、8位加法器的Verilog描述3.2时序电路的Verilog表述和设计3.2.1边沿触发型触发器设计任务导入3.2时序电路的Verilog表述和设计3.2.2边沿触发型触发器的Verilog表述和设计3.2时序电路的Verilog表述和设计3.2.3电平触发型锁存器设计任务导入3.2时序电路的Verilog表述和设计3.2.4电平触发型锁存器的Verilog表述3.2时序电路的Verilog表述和设计3.2.5含异步复位/时钟使能型触发器设计任务导入3.2时序电路的Verilog表述和设计3.2.6含异步复位/时钟使能型触发器的Verilog表述3.2

8、时序电路的Verilog表述和设计3.2.7同步复位型触发器设计任务导入3.2时序电路的Ver