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《EDA 与数字系统设计 第2版 教学课件 作者 李国丽 等编著 CH3ch3-7.ppt》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、第三章VerilogHDL硬件描述语言3.1VerilogHDL概述3.2VerilogHDL语言要素3.3VerilogHDL基本语句3.4VerilogHDL门元件和结构描述3.5仿真验证3.6可综合性描述3.7设计实例3.7设计实例3.7.1译码电路3.7.2编码电路3.7.3数据分配器3.7.4同步计数器3.7.5移位寄存器3.7.6有限状态机的设计3.7.7复杂逻辑电路设计3.7.1译码电路例3-7-13-8译码器moduledecoder(a,b,c,cntl,y);inputa,b,c;inp
2、ut[2:0]cntl;output[7:0]y;wirea,b,c;wire[2:0]cntl;reg[7:0]y;wire[2:0]data_in;assigndata_in={c,b,a};always@(data_inorcntl)…endmoduleif(cntl==3'b100)case(data_in)3'b000:y=8'b1111_1110;3'b001:y=8'b1111_1101;3'b010:y=8'b1111_1011;3'b011:y=8'b1111_0111;3'b100:y=
3、8'b1110_1111;3'b101:y=8'b1101_1111;3'b110:y=8'b1011_1111;3'b111:y=8'b0111_1111;endcaseelsey=8'b1111_1111;modulecoder(data_in,data_out,enable);input[7:0]data_in;inputenable;output[2:0]data_out;wire[7:0]data_in;reg[2:0]data_out;always@(data_inorenable)if(ena
4、ble)data_out=3'bz;elseif(~data_in[0])data_out=3'b000;elseif(~data_in[1])data_out=3'b001;elseif(~data_in[2])data_out=3'b010;elseif(~data_in[3])data_out=3'b011;elseif(~data_in[4])data_out=3'b100;elseif(~data_in[5])data_out=3'b101;elseif(~data_in[6])data_out=
5、3'b110;elseif(~data_in[7])data_out=3'b111;elsedata_out=3'bz;endmodule3.7.2编码电路moduledemux(reset,cntl,d,dp1,dp2,dp3,dp4);inputreset;//复位信号input[1:0]cntl;//控制信号input[3:0]d;//输入数据output[3:0]dp1;//数据通道1output[3:0]dp2;//数据通道2output[3:0]dp3;//数据通道3output[3:0]dp4
6、;//数据通道4wirereset;wire[1:0]cntl;wire[3:0]d;reg[3:0]dp1,dp2,dp3,dp4;3.7.3数据分配器always@(resetorcntlord)if(reset)begin//复位dp1=4'b0;dp2=4'b0;dp3=4'b0;dp4=4'b0;endelsecase(cntl)//通道选通2'b00:dp1=d;2'b01:dp2=d;2'b10:dp3=d;2'b11:dp4=d;default:begindp1=4’bzzzz;dp2=4’
7、bzzzz;dp3=4’bzzzz;dp4=4’bzzzz;endendcaseendmodulemodulecounter(clk,en,clr,result);inputclk,en,clr;output[7:0]result;reg[7:0]result;always@(posedgeclk)beginif(en)if(clr
8、
9、result==8'b1111_1111)result<=8'b0000_0000;elseresult<=result+1;endendmodule3.7.4同步计数器mo
10、duleshift_left(clk,en,clr,data_in,data_out);inputclk,en,clr;input[7:0]data_in;output[7:0]data_out;wire[7:0]data_in;reg[7:0]data_out;always@(posedgeclk)if(en)if(clr)data_out[7:0]=8'b0;elsedata_out[7:0]=data_in
