数字逻辑课件第6章节拍分配器.ppt

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1、6.5节拍分配器在数字系统中，为控制各功能部件协调有序地完成运算和操作，要求系统控制器正确地发出一系列在时间上有先后顺序的控制信号。在控制器中，能够产生这种控制信号的部件称为节拍分配器。当分配器的输出为电平信号时，称为节拍发生器；当分配器的输出为脉冲（脉冲宽度通常与主时钟脉冲宽度相同）时，称为脉冲发生器。按节拍分配器的结构，分为计数型和移位型两类。6.5.1计数型节拍分配器由二进制计数器和译码器组成。二进制计数器在计数脉冲（时钟脉冲）的操作下，状态依次转换，且在有效状态内循环，通过译码器的“翻译”，就可获得顺序的节拍信号或脉冲信号。显然，n位二进制计数器有2n个不同状

2、态，经过译码器的译码可获得2n个顺序的节拍信号或脉冲信号。例1：采用74LS163和74LS138设计一个五输出节拍发生器。解：用74LS163构造000~100五进制计数器（同步清零），输出作为74LS138的变量输入，从74LS138的输出端引出相应的序列电平信号（低有效）。74LS1381111CP启动清零100/S0/S1/S2/S3/S4请同学自己画出时序图脉冲发生器例2：用VerilogHDL描述一个计数型五节拍发生器。modulejiepai_5(clk,reset,s,y1,y2);inputclk,reset;output[4:0]s,y1,y2;r

3、eg[4:0]s;reg[2:0]temp;//?assigny1=(clk==1)?s:0;//?assigny2=(clk==0)?s:0;//?always@(posedgeclkornegedgereset)if(!reset)temp<=3’b000;elseif(temp==3’b101)temp<=3’b001;//?elsetemp<=temp+1;always@(temp)case(temp)3’b001:s=5’b00001;3’b010:s=5’b00010;3’b011:s=5’b00100;3’b100:s=5’b01000;3’b101:s

4、=5’b10000;default:s=5’b00000;endcaseendmodule计数型五节拍发生器仿真波形节拍波形clk=1,脉冲波形clk=0,脉冲波形6.5.2移位型节拍分配器由移位型计数器和译码器组成。Q3Q2Q1Q01.环形计数器可直接用作节拍分配器环形计数器时序波形。已见过该电路的VerilogHDL描述2.基于扭环形计数器的节拍发生器八个脉冲构成一个循环。译码电路Y0Y1……Y7逻辑门？译码器？脉冲发生器扭环形移位计数器的时序波形如何用VerilogHDL描述？通过波形可见需要译码电路？有效循环状态表按照启动后的循环顺序，对八个有效状态进行译码，

5、输出定义为Y0、Y1、Y2、Y3、Y4、Y5、Y6、Y7，可得到关于译码输出的卡诺图。请同学自己完成译码电路和扭环形计数器的连接，并画出时序图。例1：采用74LS194和译码电路设计一个五输出的移位型节拍分配器。解：根据题意，用74LS194构造模5扭环形计数器，然后根据有效循环状态设计译码电路。&启动清零000100110111011001/CLR清零请同学完成电路连接。思考：若用74LS138进行译码，应如何设计。000不能当作无关态使用作业：1.采用VerilogHDL描述计数型十输出正脉冲发生器。2.采用VerilogHDL设计一个五输出的移位型节拍分配器。（

6、提示：根据状态变化图，case描述移位计数器，再对其输出译码。）思考：如何用VerilogHDL描述基于最大长度移位计数器的节拍发生器和脉冲发生器。课堂练习采用74LS194和适当的逻辑门设计输出Z=A7A6A5A4A3A2A1A0=11010011的不规则电平（脉冲）序列发生器。（A7先输出）74LS194功能表/CLRS1S0CPQAQBQCQD功能01111ΧΧ00011011Χ↑↑↑↑0000QAQBQCQDRINQAQBQCQBQCQDLINABCD清零保持右移左移并行置数解：1.序列信号发生器可由移位寄存器和反馈逻辑构成移位寄存器（右移）反馈逻辑移位脉冲序

7、列信号输出Z2.根据题意、74LS194逻辑符号、功能表分析所要产生的输出序列74LS194输出初态移位脉冲作用后RINRIN……Z3.根据上述分析，列出移位寄存器状态转移表和RIN输入移位脉冲RIN（F）QAQBQCQD0101110010121001031100141110051111060111171011184.作RIN的卡诺图5.画出电路连接图&=1ZCP电路工作时，首先S1S0=11,置数；然后，S1S0=01,右移。1011思考：用左移如何实现。再思考：用计数器和多路选择器如何实现11010001序列发生器？用VerilogHDL如何描