电子设计自动化试卷.doc

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1、学院_____________专业______________________年级班级姓名学号……………密……………………封……………………线……………………外……………………不……………………要……………………答…………………题……………山东英才学院2014-2015学年第一学期期末考试课程代码：02117024课程名称：《电子设计自动化》试卷（A）年级2011级专业本科电气工程（本试卷考试时间60分钟满分100分）题号一二三四五六总分得分复核得分阅卷人一、单项选择题（本大题共10道小题，每小题2分，共20分。）1、2.基于EDA软件的FP

2、GA/CPLD设计流程为：原理图/HDL文本输入→________→综合→适配→__________→编程下载→硬件测试。A.功能仿真B.时序仿真C.逻辑综合D.配置3.IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。A.软IPB.固IPC.硬IPD.全对4.综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。B.综合就是将电路的高级语言转化成低级的，

3、可与FPGA/CPLD的基本结构相映射的网表文件。C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。5.大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过_______实现其逻辑功能。A.可编程乘积项逻辑B.查找表（LUT）C.输入缓冲D.输出缓冲6.《电气控制与PLC应用》试卷A，第5页，共6页学院_____________专业______________________年级班级姓名学

4、号……………密……………………封……………………线……………………外……………………不……………………要……………………答…………………题……………VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。A.器件外部特性B.器件的内部功能C.器件外部特性与内部功能D.器件的综合约束7.电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中________不属于面积优化。A.流水线设计B.资源共享C.逻辑优化D.串行化8.进程中的信号

5、赋值语句，其信号更新是_________。A.立即完成B.在进程的最后完成C.按顺序完成D.都不对9.不完整的IF语句，其综合结果可实现________。A.时序逻辑电路B.组合逻辑电路C.双向电路D.三态控制电路10.状态机编码方式中，其中_________占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。A.一位热码编码B.顺序编码C.状态位直接输出型编码D.格雷码编码得分阅卷人二、程序填空题（本大题共10空，每空2分，共20分。）1.下面程序是1位十进制计数器的程序描述，试补充完整。LIBRARYIEEE

6、;USEIEEE._____________.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCNT10;ARCHITECTUREbhvOF______ISSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)_______IF__________________THEN--边沿检测IFQ1>10THENQ1<=(OTHERS=>'

7、0');--置零ELSEQ1<=Q1+1;--加1ENDIF;《电气控制与PLC应用》试卷A，第5页，共6页学院_____________专业______________________年级班级姓名学号……………密……………………封……………………线……………………外……………………不……………………要……………………答…………………题……………ENDIF;ENDPROCESS;__________ENDbhv;2.下面是一个多路选择器的VHDL描述，试补充完整。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;E

8、NTITYbmuxISPORT(sel:____STD_LOGIC;A,B:INSTD_LOGIC_VECTOR(7DOWNTO0);Y:____STD_LOGIC