eda习题解答khdaw

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2、rim：基本的元件mf：主要是74系列芯片的逻辑元件mega_lpm：参数可定制的复杂逻辑元件⊕习题4-7用74139组成一个5-24线译码器。解：共使用3片74139作6个2-4译码图习题4-8用74283加法器和逻辑门设计实现一位8421BCD码加法器电路，输入输出均是BCD码，CI为低位的进位信号，CO为高位的进位信号，输入为两个1位十进制数A，输出用S表示。解：如果二进制的和大于9，需要再加上6来补成BCD码2第1章概述图习题4-9设计一个7人表决电路，参加表决者7人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不

3、通过则红指示灯亮。解：方法有多种，仅举一例。有多个1位全加器构成。图其中1位全加器的原理图如下：图1位全加器3第1章概述习题4-10使用prim和mf库中的元件设计一个周期性产生二进制序列01001011001的序列发生器，用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。解：给出一种解法习题4-11用D触发器设计3位二进制加法计数器。解：注意D触发器级联时应取非端，否则只能作分频器下图是异步计数器方式，同步计数器方式请读者自行考虑习题4-12用D触发器构成按循环码(000->001->011->111->101->100->0

4、00)规律工作的六进制同步计数器。解：用同步计数器来实现。（事实上要求设计的是一个袼雷码计数器）考虑不同状态时，对应的DFF输入端的值：Q2Q1Q0000001011111101100D2001110D10110004第1章概述D0111100D0=Q2+Q2Q1D1=Q2Q0D2=Q2Q0+Q2Q1×习题4-13应用4位全加器和74374构成4位二进制加法计数器。习题4-14用74194、74273、D触发器等器件组成8位串入并出的转换电路，要求在转换过程中数据不变，只有当8位一组数据全部转换结束后，输出才变化一次。5第1章概述×如果使

5、用74299、74373、D触发器和非门来完成上述功能，应该有怎样的电路？习题4-15用一片74163和2片74138构成一个具有12路脉冲输出的数据分配器。要求在原理图上标明第1路到第12路输出的位置。×改用一片74195代替以上的74163，完成同样的设计。习题4-16用同步时序电路对串行二进制输入进行奇偶校验，每检测5位输入，输出一个结果：当5位输入中1的数目为奇数时，在最后一位的时刻输出1。×习题4-17用7490设计模为872的计数器，且输出的个位、十位、百位都应符合8421码权重。习题4-18用74161设计一个97分频电路，

6、用置0和置数两种方法实现。6第1章概述图1×习题4-19某通信接收机的同步信号为巴克码1110010。设计一个检测器，其输入为串行码x，输出为检测结果y，当检测到巴克码时，输出1。7第1章概述习题五习题5-1画出与下例实体描述对应的原理图符号：ENTITYbuf3sIS--实体1：三态缓冲器PORT(input:INSTD_LOGIC;--输入端enable:INSTD_LOGIC;--使能端output:OUTSTD_LOGIC);--输出端ENDbuf3x;ENTITYmux21IS--实体2：2选1多路选择器PORT(in0,in1

7、,sel:INSTD_LOGIC;output:OUTSTD_LOGIC);解：习题5-2图5-19所示的是4选1多路选择器，试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序，选择控制的信号s1和s0的数据类型为STD_LOGIC_VECTOR；当s1=‘0’，s0=‘0’；s1=‘0’，s0=‘1’；s1=‘1’，s0=‘0’和s1=‘1’，s0=‘1’分别执行y<=a、y<=b、y<=c、y<=d。解：使用IF…THEN语句：process(s0,s1,a,b,c,d)beginifs0='0'ands1='

8、0'theny<=a;elsifs0='1'ands1='0'theny<=b;elsifs0='0'ands1='1'theny<=c;elsey<=d;endif;endprocess;使