数字钟VHDL设计报告(EDA).doc

《数字钟VHDL设计报告(EDA).doc》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、设计报告课程名称在系统编程技术任课教师周泽华黄慧设计题目数字钟班级11级电子信息工程（1）姓名童亚强学号1105011025日期2013/12/29目录摘要：1关键词：数字钟EDAVHDL语言1一、设计目的1二、设计内容1三、设计原理21、数字钟的基本工作原理：22、数字钟设计的电路原理图33、VHDL设计3四、设计仪器、设备4五、设计步骤51、用VHDL程序设计5步骤1：为本项设计建立文件夹5步骤2：输入设计项目和存盘5步骤3：选择目标器件并编译6步骤4：时序仿真6步骤5：引脚锁定9步骤6：编程下载92、实验箱显示10六、总结11参考文献11附录：11摘要：20世纪9

2、0年代，国际上电子和计算机技术较为先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完

3、成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言在EDA平台上设计一个电子数字钟，它的计时周期为24小时，显示满刻度为24时59分59秒，另外还具有校时功能和闹钟功能。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数和设置程序模块、比较器程序模块、三输入数据选择器程序模块、译码显示程序模块和拼接程序模块。并且使用QUARTUS I

4、I软件进行电路波形仿真，下载到EDA实验箱进行验证。关键词：数字钟EDAVHDL语言一、设计目的1、熟练地运用数字系统的设计方法进行数字系统设计；2、能进行较复杂的数字系统设计；3、按要求设计一个数字钟。二、设计内容1、要求显示秒、分、时，显示格式如下：图2.1显示格式2、可清零、可调时，具有整点报时功能。三、设计原理1、数字钟的基本工作原理：数字钟以其显示时间的直观性、走时准确性作为一种计时工具，数字钟的基本组成部分离不开计数器，在控制逻辑电路的控制下完成预定的各项功能。数字钟的基本原理方框图如下：数字时钟控制单元时调整分调整使能端信号CLK信号时显示分显示秒显示24

5、进制60进制60进制LED显示整点报时花样显示图3.1数字钟实现原理框图1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。

6、4）蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生“滴答.滴答”的报警声音。5）LED灯在时钟显示时有花样显示信号产生。即根据进位情况，LED不停的闪烁，从而产生“花样”信号。根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用24进制，而分钟均是采用6进制和10进制的组合。2、数字钟设计的电路原理图图3.324进制数字钟的电路图3、VHDL设计LIBRARYIEEE;USEIEEE.STD_L

7、OGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYalertISPORT(clk:INSTD_LOGIC;dain:INSTD_LOGIC_VECTOR(6DOWNTO0);speak:OUTSTD_LOGIC;lamp:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDalert;ARCHITECTUREfunOFalertISSIGNALcount:STD_LOGIC_VECTOR(1DOWNTO0);SIGNALcount1:STD_LOGIC_VECTOR(1D