计算机组成原理实验二.doc

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1、北京科技大学计算机与通信工程学院实验报告实验名称：  基本运算器实验 学生姓名：  李奥林    专业：   计算机科学与技  班级：   计1303   学号：   41355071 指导教师：   张磊  实验成绩：      实验地点：   机电信息楼301  实验时间：2015 年 5 月 21 日一、实验目的与实验要求1、实验目的实验一：1）了解运算器的组成结构，掌握运算器单元的工作原理。2）熟悉基本运算器的数据传送方式。3）验证组合逻辑电路组成的运算功能发生器运算功能。4）能够按给定数据，完成实验指定的算术/逻辑运算。实验二：1）使用VerilogHDL程序设计语言写出逻辑运算器

2、代码；2）在QuartusII软件中编译代码并进行波形仿真。2、实验要求实验一：1）按要求连接实验箱中的8位算术逻辑运算器ALU。2）数据寄存器DR1和DR2想运算器ALU提供运算的数据。3）8位数据开关D7-D0用来输入参与运算的数据，并经过一个输入双向三态门与数据总线相连。4）数据显示灯已与数据总线相连，用来显示数据总线上的内容。实验二：1）使用Verilog写出并调试逻辑运算器代码，使得至少实现八种不同功能的逻辑与运算功能；2）在QuartusII软件中并进按要求进行波形仿真，本次试验采用二进制码表示，但是A、B、F均为十六进制。现令A=65，B=A7，通过改变S0,S1,S2,S3的

3、输入，得到对应的Fz、Fc、F的值实现其对应的功能，并在波形显示。二、实验设备（环境）及要求（1）、使用实验室提供的实验箱；（2）、使用机房电脑的QuartusII软件。三、实验内容与步骤（1）实验内容实验1：按实验要求接好导线，然后输入分别A、B的值，令A=01100101，B=10100111，分别改变S0,S1,S2,S3的输入，从0000到1111，没改变一次S的输入，就拨动一次时钟沿触发信号。分别观察得到的Fz、Fc、F的值并在表格中做好相应记录。实验2：写出至少实现八种不逻辑与运算功能的Verilog代码，然后进行波形仿真并观察Fz、Fc、F的值。（2）主要步骤实验1：第一步：明

4、白运算器内部原理图：（算术逻辑单元(ALU)是专门执行算术和逻辑运算的数字电路）（2）、按实验要求接好导线:（3）、然后输入分别A、B的值，令A=01100101，B=10100111，分别改变S0,S1,S2,S3的输入，从0000到1111，没改变一次S的输入，就拨动一次时钟沿触发信号。有具体过程如下：用输入开关向暂存器A置数。(1)拨动CON单元的SD27~SD20数据开关，形成二进制数01100101（或其它数值），数据显示亮为“1”，灭为“0”。(2)置LDA=1，LDB=0，按动时序单元的TS按钮，产生一个T2上升沿时钟脉冲，则将二进制数01100101置入暂存器A中，暂存器A的

5、值通过ALU单元的A7~A0八位LED灯显示。用输入开关向暂存器B置数。(1)拨动CON单元的SD27~SD20数据开关，形成二进制数10100111（或其它数值）。(2)置LDA=0，LDB=1，按动时序单元的TS按钮，产生一个T2上升沿时钟脉冲，则将二进制数10100111置入暂存器B中，暂存器B的值通过ALU单元的B7~B0八位LED灯显示。改变运算器的功能设置，观察运算器的输出。置ALU_B=0、LDA=0、LDB=0，然后按表3.2选择其中一行，分别置S3、S2、S1、S0和Cn的数值，并观察数据总线LED灯显示的结果。例如，置S3、S2、S1、S0为0010，则运算器作逻辑与运算

6、，置S3、S2、S1、S0为1001，则运算器作加法运算。下图为实验箱：（4）、在数据通路图观察信号传输过程。（5）、分别观察得到的Fz、Fc、F的值并在表格中做好相应记录。见表格：2、实验2实现8种逻辑算术运算功能的Verilog代码：moduleluojiyunsuan(input[7:0]A,input[7:0]B,input[3:0]S,outputreg[7:0]F,outputreg[8:0]F,outputregFC,outputregFZ);always@(AorBorS)begincase(S)4'b0000:beginF=A;FC=F(8);if(F==0)Fz=1;el

7、seFz=0;end//F=A4'b0001:beginF=B;FC=F(8);if(F==0)Fz=1;elseFz=0;end//F=B4'b0010:beginF=A*B;FC=F(8);if(F==0)Fz=1;elseFz=0;end//F=AandB4'b0011:beginF=A+B;FC=F(8);if(F==0)Fz=1;elseFz=0;end//F=AorB4'b0100:beginF=